JPH0638227B2 - 比較論理回路 - Google Patents
比較論理回路Info
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- JPH0638227B2 JPH0638227B2 JP62196460A JP19646087A JPH0638227B2 JP H0638227 B2 JPH0638227 B2 JP H0638227B2 JP 62196460 A JP62196460 A JP 62196460A JP 19646087 A JP19646087 A JP 19646087A JP H0638227 B2 JPH0638227 B2 JP H0638227B2
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- JP
- Japan
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- mos transistor
- input terminal
- channel
- circuit
- channel mos
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
- G06F7/026—Magnitude comparison, i.e. determining the relative order of operands based on their numerical value, e.g. window comparator
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
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- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
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- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路に関し，特に半導体集積回路にて実現
されたビットスライス型２進数大小比較論理回路に関す
る。
されたビットスライス型２進数大小比較論理回路に関す
る。
従来技術における２進数大小比較回路として第３図に４
ビット大小比較論理回路の回路図を示す。第３図に示す
回路は１１個のNANDゲート回路１３と，４個のNORゲー
ト回路１４と，８個のANDゲート回路１５によって，入
力端子１−１〜４，及び２−１〜４に印加される論理値
を４ビット単位で大小比較し，入力端子１−１〜４の値
が，入力端子２−１〜４の値よりも大きい時，出力端子
８に論理値“０”を出力し，入力端子１−１〜４の値が
入力端子２−１〜４の値よりも小さい時，あるいは等し
い時は出力端子８に論理値“１”を出力する。また，比
較ビット数が４ビットよりも多い時，上位側のビット，
例えば８ビット長の場合，上位４ビットの大小比較論理
回路の出力端子８を下位例のビット，例えば８ビット長
の場合下位４ビットの大小比較論理回路の入力端子３に
接続して構成する。最上位側４ビットの大小比較論理回
路の入力端子３には論理値で“１”を印加する。
ビット大小比較論理回路の回路図を示す。第３図に示す
回路は１１個のNANDゲート回路１３と，４個のNORゲー
ト回路１４と，８個のANDゲート回路１５によって，入
力端子１−１〜４，及び２−１〜４に印加される論理値
を４ビット単位で大小比較し，入力端子１−１〜４の値
が，入力端子２−１〜４の値よりも大きい時，出力端子
８に論理値“０”を出力し，入力端子１−１〜４の値が
入力端子２−１〜４の値よりも小さい時，あるいは等し
い時は出力端子８に論理値“１”を出力する。また，比
較ビット数が４ビットよりも多い時，上位側のビット，
例えば８ビット長の場合，上位４ビットの大小比較論理
回路の出力端子８を下位例のビット，例えば８ビット長
の場合下位４ビットの大小比較論理回路の入力端子３に
接続して構成する。最上位側４ビットの大小比較論理回
路の入力端子３には論理値で“１”を印加する。
従来技術における２進数大小比較論理回路は素子数が多
く，半導体集積回路の消費電流及びチップ面積が増大
し，また回路構成が複雑な為，任意のビット数の２進数
大小比較論理回路を構成することが困難であるという問
題点がある。
く，半導体集積回路の消費電流及びチップ面積が増大
し，また回路構成が複雑な為，任意のビット数の２進数
大小比較論理回路を構成することが困難であるという問
題点がある。
本発明は従来のもののこのような問題点を解決しようと
するもので，２進数大小比較論理回路の素子数を低減さ
せ，半導体集積回路の消費電流とチップの面積を低減さ
せ，さらには，ヒットスライス構成により任意のビット
の２進数大小比較論理回路を容易に構成できる論理回路
を提供するものである。
するもので，２進数大小比較論理回路の素子数を低減さ
せ，半導体集積回路の消費電流とチップの面積を低減さ
せ，さらには，ヒットスライス構成により任意のビット
の２進数大小比較論理回路を容易に構成できる論理回路
を提供するものである。
本発明によると第１のＮチャンネル型MOSトランジスタ
のソース電極と第２のＮチャンネル型MOSトランジスタ
のソース電極を第１の入力端子に接続し，第３のＮチャ
ンネル型MOSトランジスタのソース電極を前記第１のＮ
チャンネル型MOSトランジスタ及びＰチャンネル型MOSト
ランジスタのドレイン電極に接続し，第４のＮチャンネ
ル型MOSトランジスタのソース電極を前記第２のＮチャ
ンネル型MOSトランジスタ及び第５のＮチャンネル型MOS
トランジスタのドレイン電極に接続し，前記第３及び第
４のＮチャンネル型MOSトランジスタのドレイン電極を
出力端子に接続し，前記第５のＮチャンネル型MOSトラ
ンジスタのソース電極を負電源に接続し，前記Ｐチャン
ネル型MOSトランジスタのソース電極を正電源に接続
し，第２の入力端子を第１のゲート回路の入力端子と前
記第２のＮチャンネル型MOSトランジスタのゲート電極
に接続し，前記第１のゲート回路の出力端子を前記第１
及び第５のＮチャンネル型MOSトランジスタのゲート電
極と前記Ｐチャンネル型MOSトランジスタのゲート電極
に接続し，第３の入力端子を第２のゲート回路の入力端
子と前記第４のＮチャンネル型MOSトランジスタのゲー
ト電極に接続し，前記第２のゲート回路の出力端子を前
記第３のＮチャンネル型MOSトランジスタのゲート電極
に接続して構成したことを特徴とする論理回路が得られ
る。
のソース電極と第２のＮチャンネル型MOSトランジスタ
のソース電極を第１の入力端子に接続し，第３のＮチャ
ンネル型MOSトランジスタのソース電極を前記第１のＮ
チャンネル型MOSトランジスタ及びＰチャンネル型MOSト
ランジスタのドレイン電極に接続し，第４のＮチャンネ
ル型MOSトランジスタのソース電極を前記第２のＮチャ
ンネル型MOSトランジスタ及び第５のＮチャンネル型MOS
トランジスタのドレイン電極に接続し，前記第３及び第
４のＮチャンネル型MOSトランジスタのドレイン電極を
出力端子に接続し，前記第５のＮチャンネル型MOSトラ
ンジスタのソース電極を負電源に接続し，前記Ｐチャン
ネル型MOSトランジスタのソース電極を正電源に接続
し，第２の入力端子を第１のゲート回路の入力端子と前
記第２のＮチャンネル型MOSトランジスタのゲート電極
に接続し，前記第１のゲート回路の出力端子を前記第１
及び第５のＮチャンネル型MOSトランジスタのゲート電
極と前記Ｐチャンネル型MOSトランジスタのゲート電極
に接続し，第３の入力端子を第２のゲート回路の入力端
子と前記第４のＮチャンネル型MOSトランジスタのゲー
ト電極に接続し，前記第２のゲート回路の出力端子を前
記第３のＮチャンネル型MOSトランジスタのゲート電極
に接続して構成したことを特徴とする論理回路が得られ
る。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例を示す回路図である。第１およ
び第２のＮチャンネル型MOSトランジスタ１，２のソー
ス電極を入力端子３に，第３のＮチャンネル型MOSトラ
ンジスタ４のソース電極を第１のＮチャンネル型MOSト
ランジスタ１のドレイン電極及びＰチャンネル型MOSト
ランジスタ５のドレイン電極に,第４のＮチャンネル型M
OSトランジスタ６のソース電極を第２および第５のＮチ
ャンネル型MOSトランジスタ２及び７のドレイン電極に,
第３および第４のＮチャンネル型MOSトランジスタ４，
６のドレイン電極を出力端子８に，入力端子９をインバ
ータ回路１０の入力端子及び第２のＮチャンネル型MOS
トランジスタ２のゲート電極に，インバータ回路１０の
出力端子をＰチャンネル型MOSトランジスタ５及び第１
および第５のＮチャンネル型MOSトランジスタ１，７の
ゲート電極に，入力端子１１をインバータ回路１２の入
力端子及び第４のＮチャンネル型MOSトランジスタ６の
ゲート電極に，インバータ回路１２の出力端子を第３の
Ｎチャンネル型MOSトランジスタ４のゲート電極に，Ｐ
チャンネル型MOSトランジスタ５のソース電極を正電源
Ｖddに，Ｎチャンネル型MOSトランジスタ７のソース電
極を負電源Ｖssに接続している。
び第２のＮチャンネル型MOSトランジスタ１，２のソー
ス電極を入力端子３に，第３のＮチャンネル型MOSトラ
ンジスタ４のソース電極を第１のＮチャンネル型MOSト
ランジスタ１のドレイン電極及びＰチャンネル型MOSト
ランジスタ５のドレイン電極に,第４のＮチャンネル型M
OSトランジスタ６のソース電極を第２および第５のＮチ
ャンネル型MOSトランジスタ２及び７のドレイン電極に,
第３および第４のＮチャンネル型MOSトランジスタ４，
６のドレイン電極を出力端子８に，入力端子９をインバ
ータ回路１０の入力端子及び第２のＮチャンネル型MOS
トランジスタ２のゲート電極に，インバータ回路１０の
出力端子をＰチャンネル型MOSトランジスタ５及び第１
および第５のＮチャンネル型MOSトランジスタ１，７の
ゲート電極に，入力端子１１をインバータ回路１２の入
力端子及び第４のＮチャンネル型MOSトランジスタ６の
ゲート電極に，インバータ回路１２の出力端子を第３の
Ｎチャンネル型MOSトランジスタ４のゲート電極に，Ｐ
チャンネル型MOSトランジスタ５のソース電極を正電源
Ｖddに，Ｎチャンネル型MOSトランジスタ７のソース電
極を負電源Ｖssに接続している。
ここで，正電源Ｖddの電位を論理値で“１”，負電源Ｖ
ssの電位を論理値で“０”とすると，入力端子９に論理
値で“１”，入力端子１１に論理値“０”を印加したと
き，Ｎチャンネル型MOSトランジスタ２，４とＰチャン
ネル型MOSトランジスタ５がオン状態，Ｎチャンネル型M
OSトランジスタ１，７，６がオフ状態となり，出力端子
８に論理値“１”が出力される。
ssの電位を論理値で“０”とすると，入力端子９に論理
値で“１”，入力端子１１に論理値“０”を印加したと
き，Ｎチャンネル型MOSトランジスタ２，４とＰチャン
ネル型MOSトランジスタ５がオン状態，Ｎチャンネル型M
OSトランジスタ１，７，６がオフ状態となり，出力端子
８に論理値“１”が出力される。
また，入力端子９に論理値で“０”，入力端子11に論理
値で“１”を印加したとき，Ｎチャンネル型MOSトラン
ジスタ１，７，６がオン状態，Ｐチャンネル型MOSトラ
ンジスタ５とＮチャンネル型MOSトランジスタ２，４が
オフ状態となり，出力端子８に論理値“０”が出力され
る。
値で“１”を印加したとき，Ｎチャンネル型MOSトラン
ジスタ１，７，６がオン状態，Ｐチャンネル型MOSトラ
ンジスタ５とＮチャンネル型MOSトランジスタ２，４が
オフ状態となり，出力端子８に論理値“０”が出力され
る。
入力端子９及び１１に同一の論理値を印加したときは，
Ｎチャンネル型MOSトランジスタ１，４，７がオン状態
で，Ｐチャンネル型MOSトランジスタ５とＮチャンネル
型MOSトランジスタ２，６がオフ状態となるか，あるい
はＮチャンネル型MOSトランジスタ２，６とＰチャンネ
ル型MOSトランジスタ５がオン状態で，Ｎチャンネル型M
OSトランジスタ１，４，７がオフ状態となり，出力端子
８には入力端子３に印加した論理値と同一の論理値が出
力される。
Ｎチャンネル型MOSトランジスタ１，４，７がオン状態
で，Ｐチャンネル型MOSトランジスタ５とＮチャンネル
型MOSトランジスタ２，６がオフ状態となるか，あるい
はＮチャンネル型MOSトランジスタ２，６とＰチャンネ
ル型MOSトランジスタ５がオン状態で，Ｎチャンネル型M
OSトランジスタ１，４，７がオフ状態となり，出力端子
８には入力端子３に印加した論理値と同一の論理値が出
力される。
従って第１図に示す回路は，１ビット長の大小比較論理
回路を構成しており，入力端子９に印加された論理値が
入力端子１１のそれよりも大きい時，すなわち，入力端
子９での論理値が“１”，入力端子１１の論理値が
“０”の時，出力端子８に論理値“１”を出力し，入力
端子９の論理値が入力端子１１のそれよりも小さい時，
すなわち，入力端子９の論理値が“０”，入力端子１１
の論理値が“１”の時，出力端子８に論理値“０”を出
力し，入力端子９及び１１に同一論理値が印加された時
は，出力端子８に入力端子３に印加した論理値をそのま
ま出力する。
回路を構成しており，入力端子９に印加された論理値が
入力端子１１のそれよりも大きい時，すなわち，入力端
子９での論理値が“１”，入力端子１１の論理値が
“０”の時，出力端子８に論理値“１”を出力し，入力
端子９の論理値が入力端子１１のそれよりも小さい時，
すなわち，入力端子９の論理値が“０”，入力端子１１
の論理値が“１”の時，出力端子８に論理値“０”を出
力し，入力端子９及び１１に同一論理値が印加された時
は，出力端子８に入力端子３に印加した論理値をそのま
ま出力する。
第２図に第１図に示す回路を用いて構成したｎビット大
小比較論理回路の一例の回路図を示す。第２図に示す回
路では，入力端子１−１〜１−ｎのｎビットの２進数
と，入力端子２−１〜２−ｎのｎビットの２進数の大小
比較を行なう。比較は最上位ビットの入力端子１−ｎ，
２−ｎの論理値から最下位ビットの入力端子１−１，２
−１の論理値まで，１ビット単位で順に比較し，比較ビ
ット位置をｍビット目とすると，ｍビット目の１ビット
大小比較論理回路は入力端子１−ｍの論理値が入力端子
２−ｍのそれよりも大きい時論理値で“１”を出力し，
入力端子１−ｍの論理値が入力端子２−ｍのそれより小
さい時，論理値“０”を出力し，入力端子１−ｍ，２−
ｍの論理値が等しい時は１ビット下位，すなわちｍ−１
ビット目の比較結果を出力する。また最上位ビットから
最下位ビットのすべてのビットが等しい時の出力値は最
下位ビットの入力端子３に印加する論理値によって制御
することができる。ｎビットの比較結果は最上位ビット
の大小比較論理回路の出力端子８から出力される。
小比較論理回路の一例の回路図を示す。第２図に示す回
路では，入力端子１−１〜１−ｎのｎビットの２進数
と，入力端子２−１〜２−ｎのｎビットの２進数の大小
比較を行なう。比較は最上位ビットの入力端子１−ｎ，
２−ｎの論理値から最下位ビットの入力端子１−１，２
−１の論理値まで，１ビット単位で順に比較し，比較ビ
ット位置をｍビット目とすると，ｍビット目の１ビット
大小比較論理回路は入力端子１−ｍの論理値が入力端子
２−ｍのそれよりも大きい時論理値で“１”を出力し，
入力端子１−ｍの論理値が入力端子２−ｍのそれより小
さい時，論理値“０”を出力し，入力端子１−ｍ，２−
ｍの論理値が等しい時は１ビット下位，すなわちｍ−１
ビット目の比較結果を出力する。また最上位ビットから
最下位ビットのすべてのビットが等しい時の出力値は最
下位ビットの入力端子３に印加する論理値によって制御
することができる。ｎビットの比較結果は最上位ビット
の大小比較論理回路の出力端子８から出力される。
以上説明したように，本発明は２進数大小比較論理回路
を少くとも５個のＮチャンネル型MOSトランジスタと，
１個のＰチャンネル型MOSトランジスタと，２個のゲー
ト回路で構成することにより２進数大小比較論理回路の
素子数を低減させ，半導体集積回路の消費電流とチップ
面積を低減させ，さらには，ビットスライス構成によ
り，任意ビットの２進数大小比較論理回路を容易に構成
できる効果がある。
を少くとも５個のＮチャンネル型MOSトランジスタと，
１個のＰチャンネル型MOSトランジスタと，２個のゲー
ト回路で構成することにより２進数大小比較論理回路の
素子数を低減させ，半導体集積回路の消費電流とチップ
面積を低減させ，さらには，ビットスライス構成によ
り，任意ビットの２進数大小比較論理回路を容易に構成
できる効果がある。
第１図は本発明の一実施例を示す回路図，第２図は本発
明の回路を用いた応用例を示す回路図，第３図は従来技
術による実施例を示す回路図である。 １，２，６，７……Ｎチャンネル型MOSトランジスタ，
５……Ｐチャンネル型MOSトランジスタ，３，９，11，
１−１〜ｍ，ｎ，２−１〜ｍ，ｎ……入力端子，８……
出力端子，１０，１２……インバータ回路，１３……NA
NDゲート回路，１４……NORゲート回路，１５……ANDゲ
ート回路，１６……１ビット大小比較論理回路，Ｖdd…
…正電源，Ｖss……負電源。
明の回路を用いた応用例を示す回路図，第３図は従来技
術による実施例を示す回路図である。 １，２，６，７……Ｎチャンネル型MOSトランジスタ，
５……Ｐチャンネル型MOSトランジスタ，３，９，11，
１−１〜ｍ，ｎ，２−１〜ｍ，ｎ……入力端子，８……
出力端子，１０，１２……インバータ回路，１３……NA
NDゲート回路，１４……NORゲート回路，１５……ANDゲ
ート回路，１６……１ビット大小比較論理回路，Ｖdd…
…正電源，Ｖss……負電源。
Claims (1)
- 【請求項１】第１のＮチャンネル型MOS トランジスタの
ソース電極と第２のＮチャンネル型MOS トランジスタの
ソース電極を第１の入力端子に接続し，第３のＮチャン
ネル型MOS トランジスタのソース電極を前記第１のＮチ
ャンネル型MOS トランジスタ及びＰチャンネル型MOS ト
ランジスタのドレイン電極に接続し，第４のＮチャンネ
ル型MOS トランジスタのソース電極を前記第２のＮチャ
ンネル型MOS トランジスタ及び第５のＮチャンネル型MO
S トランジスタのドレイン電極に接続し，前記第３及び
第４のＮチャンネル型MOS トランジスタのドレイン電極
を回路出力端子に接続し，前記第５のＮチャンネル型MO
S トランジスタのソース電極を負電源に接続し，前記Ｐ
チャンネル型MOS トランジスタのソース電極を正電源に
接続した構成を有すると共に，第２の入力端子を第１の
反転回路の入力端子と前記第２のＮチャンネル型MOS ト
ランジスタのゲート電極に接続し，前記第１の反転回路
の出力端子を前記第１及び第５のＮチャンネル型MOS ト
ランジスタのゲート電極と前記Ｐチャンネル型MOS トラ
ンジスタのゲート電極に接続し，第３の入力端子を第２
の反転回路の入力端子と前記第４のＮチャンネル型MOS
トランジスタのゲート電極に接続し，前記第２の反転回
路の出力端子を前記第３のＮチャンネル型MOS トランジ
スタのゲート電極に接続して構成されており，この構成
により，前記第２及び第３の入力端子に印加される入力
信号のレベルの大小をあらわす信号が前記回路出力端子
に送出されると共に，前記第２及び第３の入力端子に印
加される入力信号のレベルが等しい場合には前記第１の
入力端子に印加されたレベルが前記回路出力端子に出力
されることを特徴とする比較論理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62196460A JPH0638227B2 (ja) | 1987-08-07 | 1987-08-07 | 比較論理回路 |
| US07/229,337 US4891534A (en) | 1987-08-07 | 1988-08-05 | Circuit for comparing magnitudes of binary signals |
| CA000574112A CA1285034C (en) | 1987-08-07 | 1988-08-08 | Circuit for comparing magnitudes of binary signals |
| EP88307329A EP0302764B1 (en) | 1987-08-07 | 1988-08-08 | Circuit for comparing magnitudes of binary signals |
| DE8888307329T DE3875549T2 (de) | 1987-08-07 | 1988-08-08 | Schaltung zum vergleichen binaerer signalamplituden. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62196460A JPH0638227B2 (ja) | 1987-08-07 | 1987-08-07 | 比較論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6441924A JPS6441924A (en) | 1989-02-14 |
| JPH0638227B2 true JPH0638227B2 (ja) | 1994-05-18 |
Family
ID=16358175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62196460A Expired - Lifetime JPH0638227B2 (ja) | 1987-08-07 | 1987-08-07 | 比較論理回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4891534A (ja) |
| EP (1) | EP0302764B1 (ja) |
| JP (1) | JPH0638227B2 (ja) |
| CA (1) | CA1285034C (ja) |
| DE (1) | DE3875549T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3071435B2 (ja) * | 1989-03-02 | 2000-07-31 | 沖電気工業株式会社 | 多ビット一致回路 |
| US4935719A (en) * | 1989-03-31 | 1990-06-19 | Sgs-Thomson Microelectronics, Inc. | Comparator circuitry |
| JPH04111018A (ja) * | 1990-08-30 | 1992-04-13 | Nippon Steel Corp | ディジタル値比較回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1188535A (en) * | 1966-08-25 | 1970-04-15 | Plessey Co Ltd | Improvements in or relating to Signal Correlators |
| US4017830A (en) * | 1971-09-09 | 1977-04-12 | Glory Kogyo Kabushiki Kaisha | Sheet comparing system and comparator adapted for said system |
| JPS5611338A (en) * | 1979-07-11 | 1981-02-04 | Teijin Ltd | Measuring unit for stretching rate of thread |
| DE3036065A1 (de) * | 1980-09-25 | 1982-05-06 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Binaere mos-parallel-komparatoren |
| JPS5781644A (en) * | 1980-11-07 | 1982-05-21 | Matsushita Electric Ind Co Ltd | Coincidence detecting circuit |
| JPS61212118A (ja) * | 1985-03-15 | 1986-09-20 | Nec Corp | 一致検出回路 |
-
1987
- 1987-08-07 JP JP62196460A patent/JPH0638227B2/ja not_active Expired - Lifetime
-
1988
- 1988-08-05 US US07/229,337 patent/US4891534A/en not_active Expired - Fee Related
- 1988-08-08 DE DE8888307329T patent/DE3875549T2/de not_active Expired - Fee Related
- 1988-08-08 CA CA000574112A patent/CA1285034C/en not_active Expired - Lifetime
- 1988-08-08 EP EP88307329A patent/EP0302764B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4891534A (en) | 1990-01-02 |
| DE3875549T2 (de) | 1993-03-11 |
| CA1285034C (en) | 1991-06-18 |
| JPS6441924A (en) | 1989-02-14 |
| EP0302764A3 (en) | 1989-09-13 |
| EP0302764A2 (en) | 1989-02-08 |
| EP0302764B1 (en) | 1992-10-28 |
| DE3875549D1 (de) | 1992-12-03 |
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