JPS5819140B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 この発明は半導体記憶装置に係り、特にそれを構成する
単一トランジスタ記憶素子の改良に関するものである。

第１図は従来の半導体記憶装置の一例を示す断面図で、
ゲート用トランジヌクとして絶縁ゲート電界効果トラン
ジスタを用い、これと電荷蓄積用の容量とが平面配置さ
れている。

図において１，２および３はそれぞれ絶縁ゲート電界効
果トランジスタのソース、ゲートおよびドレイン領域、
４は蓄積用容量の一方の電極となる反転層、５は他方の
電極となる金属層、６は空乏層、７，８はそれぞれ絶縁
ゲートトランジスタのゲート酸化膜および蓄積用容量の
電極間誘電体となる酸化膜である。

また１０はソース領域１、ドレイン領域３、および反転
層４とは反対伝導形の半導体基板である。

次に第１図に示した半導体装置の動作について説明する
。

アドレス選択によってこの素子が選択され、ドレイン１
、ゲート２に導通方向の電圧が印加されると、絶縁ゲー
ト電界効果トランジスタが導通し、ドレイン１に接続さ
れたビット線（図示せず）から電荷が蓄積用容量に導入
され、あるいは蓄積用容量に蓄積されていた電荷がビッ
ト線に取出されて、書込、み、読み出し動作が行われる
。

ドレイン１、ゲート２゛が非導通方向にバイアスされ絶
縁ゲート電界効果トランジスタが非導通になると、蓄積
用容量の荷電、非荷電の状態はそのままに保たれ２値情
報として記憶される。

但しトランジスタの漏洩電流あるいは空乏層内再結合に
より電荷の出入りかりきるので、ある時間の後には情報
は消滅する。

ところで、この第１図に示した従来装置はトランジスタ
と蓄積用容量が平面配置されていて、集積度の向上を図
る上で困難があり、また反転層直下の基板にひろがる空
乏層が不必要に厚くなり、空乏層中での再結合電流によ
り蓄積電荷が消滅し記憶保持時間が長くとれないという
ような欠点があった。

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、蓄積用容量とトランジスタとを積
層状に配夕１ル、かつチャチル領域すなわち電荷蓄積時
の空乏領域を薄く作る構造を与えることによって、高集
積かつ記憶保持時間の長い半導体記憶装置を提供するこ
とを目的としている。

第２図はこの発明の一実施例を示す断面図で、図におい
て、１はソースを形成する低比抵抗Ｎ影領域、２はゲー
トを形成するＰ影領域、３はドレインを形成する低比倶
抗Ｎ形領域、１０はＰ形基板、１１はチャネルを構成す
る高比抵抗Ｎ影領域。

１２はＰ形ゲート領域２、低比抵抗Ｎ形トレイン領域３
および高比抵抗Ｎ形チャネル領域１１の外周を囲む絶縁
物領域、５は導電性多結晶シリコン膜、８は絶縁膜であ
る。

低比抵抗Ｎ形ドレイン領域３はまた、絶縁膜８を介して
溝車性多結晶シリコン膜５と対向して電荷蓄積用の容量
を形成している。

この記憶素子は基板主表面上にマｌ−ＩＪクス状に複数
個配列され、行方向（図において紙面の左右方向）に低
比抵抗Ｎ形ソーヌ領域１を延長し、行方同各素子を接続
して各行毎のビット線とする。

一方、Ｐ形ゲート領域２にオーム性接触を保つ金属配線
１３を列方向（図において紙面に垂直な方向）に延長し
、列方向各素予めＰ形ゲート嶺域２に共通にオーム性接
触させ、ワード選択線とする。

このようにして記憶素子をマドＩＪクス配列した記憶装
置が構成される。

次に、第２図に示した実施例の製造方法の一例を概説す
る。

まず、基板１０の上に低些抵抗Ｎ形半導体層１を形成後
、更にその上にエピ各キシｙル技術によって高比抵抗Ｎ
形半導体層を成長させ、選択酸化法によって配備素子周
辺を囲む酸化シリコン領域１２を形成したのち、上記エ
ピタキシャル層上面からＰ形およびＮ彫工鈍物を導入し
て、エピタキシャル層底面の基板１０に達するＰ形ゲー
ト領域２と、エピタキシャル層底面に高比抵抗Ｎ形チャ
ネル領域１１を残して低抵抗Ｎ形ドレイン領域３とをそ
れぞれ形成する。

次に表面を薄い酸化膜８で覆ったのち、その上に多結晶
シリコン層５を形成し、最後にＰ形ゲート領域２に対す
る電極配線１３を施して装置は構成する。

□以下、この実施例の動作について説明する。

アドレス選択されてワード線を構成する金属配線１３に
ゲート信号が供給されると、それにつながる電界効果ト
ランジスタは導通し、各ソース領域１に接続されたビッ
ト線から蓄積用容量に電荷が導入され、もしくは蓄積用
容量からの電荷が取出され；て、それぞれ書込み、読出
し動作が行われる。

ソース領域１に対してゲート領域２が非導通方向にバイ
アスされ、チャチル領域１１が拡がった空乏層によって
ソース領域１とドレイン領域３とが隔離されると電界効
果トランジスタは非導通となり、１蓄積用容量の荷電状
態はそのまＸ保持され、その荷電の有無によって２値情
報が記憶される。

このとき、チャネル領域１１は薄く且つ小体積に作れる
ので、空乏層内における再結合電流は極めて小さくなり
、蓄積用容量の荷電状態は長時間に亘つ１て変ることな
く保持される。

第３図はこの発明の他の実施例を示す断面図である。

第２図に示した実施例ではチャネル領域１１がドレイン
領域３の底面全面に存在したが第３図に示すこの実施例
ではその底面の一部のみに存在１している。

このようにチャネル領域１１の断面が小さいので電界効
果トランジスタを非導通にするための逆バイアス電圧が
小さくて済み、逆バイアス時の空乏層体積も小さいので
電荷再結合電流も／１・さくなり、記憶保持時間は一層
長くなる。

。ｔ そして、このような構造は、例えば、ゲート領域
２を作、るためのＰ彫工鈍物拡散をし夕後に主表面から
穴を穿ってゲート領域２の一部を除去し、この穴をエピ
タキシャル成長層で充填し、最後にゲート領域２として
残す部分以外の領域にＮ彫工・鈍物を上記エピタキシャ
ル充填層底部にチャネル領域１１を残すように拡散して
１゛レイン領域３を形成して得られる。

。以上詳述したように、この発明では電荷蓄積用容
量を構成する一方の電極と、この容量に電荷の；蓄積も
しくは取出しをする電界効果トランジスタの一方の電極
とを共用し、画素子を半、導体層内に厚さ方向に枳層状
に形成し、かつ、電界効果トランジスタのチャネル領域
、すなわ、ち電荷蓄積時の空乏領域を薄く形成するよう
な構造としたので、記憶素子の占有面積を小さくでき高
密度集積化が可能であるばかりか、記憶保持時間の長い
半導体記憶装置が得られる。

【図面の簡単な説明】

第１図は従来装置の一例を示す断面図、第２図はこの発
明の一実施例を示す断面図、第３図はこの発明の他の実
施例を示す断面図である。 図において、１はソース領域（第１の領域）、２はケー
ト領域（第３の領域）、３はドレイン領域（第４の領域
）、５は導電体層、８は絶縁膜、１０は半導体基板、１
１はチャネル領域（第２の領域）、１２は環状絶縁物領
域、１３はワード選択導電体である。 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 第１の伝導形の半導体基板、この半導体基板の一生
   面上に形成され第２の伝導形の低比抵抗半導体層からな
   る第１の領域、この第１の領域の上に形成され第２の伝
   導形の高比抵抗半導体層よりなる第２の領域、上記第１
   の領域の上に形成され上記第２の領域の端面においてこ
   の第２の領域との間に接合を構成し且つ上記接合に逆バ
   イアス電圧が印加された時に上記第２の領域内に空乏層
   を拡げる第１の伝導形半導体の第３の領域、上記第２の
   領域の上に形成され第２の伝導形の低比抵抗半導体層か
   らなる第４の領域、上記第１の領域の上に形成され上記
   第２、第３および第４の領域を取囲む環状絶縁物領域、
   並びに絶縁膜を介して上記第４の領域上にこれと対向し
   て設けられ電荷蓄積用容量を形成する導電体層を備えた
   半導体記憶素子を複数個マ） ＩＪクス状に配列し、同
   一行の上記各半導体記憶素子の上記第３の領域のすべて
   に接続された導電体をワード選択線とし、同一列の上記
   各半導体記憶素子の上記第１の領域を接続もしくは一体
   構造としてビット情報線としたことを特徴とする半導体
   記憶装置。 ２ 第２の領域を第４の領域の１面の一部分にのみ形成
   したことを特徴とする特許請求の範囲第１項記載の半導
   体記憶装置。