JPS58194196A - コンピユ−タ装置においてダイナミツク・メモリからデ−タをアクセスする方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は記憶装置の分野に関するものであり、とくに中
央処理装置によるダイナミック・ランダム・アクセス・
メモリのアクセスに関するものである。

〔先行技術〕

多くのコンピュータ装置、とくにマイクロプロセッサは
中央処理装置（ｃｐｔｙ　）　によシ直接アクセスされ
るダイナミック・ランダム・アクセス・メモリを用いて
いる。それらのメモリは゛定期的なリフレッシュ・サイ
クルを必要とし、それらのサイクルはＣＰＵの動作とし
ばしば同期する。し九がって、読出しサイクルのような
メモリのアクセスサイクルとりフレッシュ・サイクルと
の間に衝突が起ることがある。最もしばしば起ることは
、胱出しサイクルがリフレッシュ・サイクルのために打
切られることである。というのは、もしそうしないとメ
モリ内のデータが失われてしまうことになるからである
。そのような打切９が起るとＣＰＵの動作が遅くなるこ
とは明らかである。ある場合には、そのような衝突が起
きていることを示し、次にＣＰＵの動作に関連するクロ
ックサイクルを無効にするために「準備完了していない
」信号が与えられるメモリが用牙られる。この時間を使
用する丸めに、ＣＰＵの内部ハウスキーピングのために
それらのサイクルがしばしば用いられる０データがアク
セスされ、それらのデータがコンピュータバス土にある
ことをｄ′すために、それらのメ七りはデータ妥当信号
またはそれと同等の信号（たとえば確認信号）を与える
。コンピュータの動作とは同期しないで生ずることがあ
るこの信号は、コンピュータの動作と同期させられる準
備完了信号に変換される。それからＣＰＵは準備完了信
号に作用してバス上のデータを検出し、またはデータを
バスに書込む。ある場合には、リフレッシュ・サイクル
との衝突なしに７クセツシングが起るであろうことを示
す丸めに、先行データ妥当信号（先行確認信号と呼ばれ
る）が与えられる０このパルスが存在しないことを用い
て、たとえば、リフレッシュ・サイクルを終了させるこ
とと、データをアクセスさせることを待ちながら、ＣＰ
Ｕが他の機能を行えるようにすることができる。

マイクロコンピュータにおいてメモリをアクセスするた
めの典型的なやり方では、メモリがデータをバスに結合
する時刻と、衝突が起きる場合でも　ＣＰＵがデータを
検出する時刻との間の時間に隙間ができることになる。

このやり方では完全なりロックサイクルが１つ失われ、
その結果としてＣＰＵの動作時間の４０−まで失われる
ことになる。

これについては第２図を参照して詳しく説明する。

〔発明の概要〕

後で行う説明から明らかなように、本発明は衝突が起き
ない場合にそれらのサイクルのためのアクセス時間を短
縮するものである。

この明細書では、リフレッシュ・サイクルと衝突するこ
となしに行われるメモリ・アクセスの丸めのアクセス時
間を短縮する方法について説明するものである。この方
法は、中央処理装置ｒｔ、（ＣＰＵ）と、先行データ妥
当信号またはそれと同郷の信号を与えるダイナミック・
メモリとを含むコンピュータ装置においてとくに有用で
ある。それらのコンピュータ装置においては、メモリを
アクセスすべき時にＣＰＵはアクセス信号をメモリへ与
え、準備完了信号を受けた後で制御クロック信号と同期
してデータがメモリから実際にアクセスされる０データ
が続出しの準備を完了したことを示すためにはメモリは
データ妥当信号を与え、かつリフレッシュ・サイクルと
衝突することなしにメモリがアクセスされていることを
示す先行データ妥当信号を与える。本発明の方法は、Ｃ
ＰＵからのアクセス信号の発生を基にしたタイミング・
シーケンスの開始を含む。このシーケンスは先行データ
妥当信号が存在する時だけ継続することを許される。

このタイミング・シーケンスが終つ走時にデータ妥当信
号を顧慮することなしに準備完了信号が発生される。実
際に、データが妥当である前に準備完了信号が発生され
るが、ＣＰＵがデータを実際に検出する時までにデータ
は妥当になっている。

以下、図面を参照して本発明の詳細な説明する。

〔実施例〕

本発明の好適な実施例は中央処理装置として８０８６型
マイクロプロセツサを用いるコンピュータ装置に用いら
れる。定期的なリフレッシュ、・サイクルを必要とする
通常のダイナミック・メモリ装置はＣＰＵとともにマル
チパスに結合される。クロック信号を発生する丸めにこ
の装置においては通常のクロック発生器（８２８４）も
用いられる。

まず第１図を参照して、ＣＰＵ１□□□ノ（ス１１を介
してダイナミック・メ、モリ装置１２に結合されている
状態が示さりている０標準型のクロック発生器１４が複
数の信号をＣＰＵｌ０へ与える０　この応用の目的のた
めに縁２２上の準備完了信号だけが示されている。ＣＰ
Ｕｌ０とクロック発生！ａ１４は巌１８を介して制御ク
ロック信号を受ける。ここで説明している実施例では、
８ＭＨｚの信号が用いられるが、これは本発明にとっで
は嵐要なものではない。メモリ装置１ｉ１２は先行確認
イー号（ＡＡＣＫ〜）を線１８に与え、確認信号（ＸＡ
ＣＫ）信号を線１１へ与える。遍襠は、それらの−は線
１８に結合され、ＣＰＵのための信号を発生する丸めに
用いられる。ＣＰＵはＭＥＭＲＤ／（線２０）およびＭ
Ｅ扉ＲＣＭ２１）としてそれぞれ示されている信号をメ
モリへ与えて続出しサイクルと誉込みサイクルを開始さ
せる。それらの１６号は直接信号ではなくてｃｐｔｔに
より与えられる他の信号から復号されたものであるから
、それらの信号はＣＰＵｌ０から点線で示されている１
ｍ１１１ｔ−介して与えられるように示されている。

第１図に示す装置と本発明の装置との動作を読出しサイ
クルに関連して以下にｖｌψｊする。しかし、本発明は
絖出しサイクルのみに限定されるものではなく、書込み
サイクルまたはメモリのその他のアクセツシングのため
に使用できることは当業者に明らかであろう。

第１，２図を参照して、ＣＰＵｌ０がメモリ１２をアク
セスする、すなわち、もつと具体的にいえばメモリ１２
からデータを絖出すものと仮定する。

この読出しサイクルの始めに第２図の波形２４（ＭＥＭ
ＲＤ／）が線２０を介してメモリ装置１２へ結合される
。この信号を受けたメモリ装［１２はメモリの読出動作
が、現在進行中またはこれから行わねはならないリフレ
ッシュ・サイクルを妨げないか否かを判定する。リフレ
ッシュ動作と衝突することなしに読出しを行えるものと
すると、メモリ装置１２は、波形２５　（ＡＡＣＫ７）
で示されている先行確認信号を発生する。（ここで説明
している実施例では、説明のためにＡＡＣＫ／信号の電
位を低下させるものとすれば、その電位低下はＭＥＭＲ
Ｄ／信号がメモリに結合されてから２０〜１００ナノ秒
の間にその電位低下が行われるものと仮定する）ここで
、アドレス（ｌ！ｉ号がパス１１を介してメモリへ通常
のや）方で結合される。データがアクセスされてパス１
１へ与えられていると、ＸＡＣＫ／信号の電位が波形２
６で示されているように低下する。この時には、データ
妥当４６号２７と、その妥当信号の相補信号２８でボさ
れているように、データは妥当である。そのＸＡＣＫ信
号はクロック発′生器１４により検出され、次のクロッ
ク１０号（巌１８上の）で準備梵了信号が発生されてＣ
ＰＵｌ０へ結合される。この準備完ｆ信号は波形２９に
より示されている。

ＸＡＣＫ／信号とＡＡＣＫ／信号はクロック（Ｎ号に同
期されていないこと、すなわち、それらの信号はクロッ
ク信号に対して任意の時刻に発生できることに注意すべ
きである。次のクロックイ５号では、第２図に時刻３０
で示されている準備完了４ｇ号を受けた時刻の後で、デ
ータはパスから絖出される。

次にデータは実際に検出されるまでのル」間３１の間は
そのパス上にある。ここでＢ！Ｊ１．明している実施例
ではその期間の喪さは少くとも１２５ナノ秒で、【の２
倍に近づけることもできる。アクセス時間がＩｌｋ長３
００ナノ秒である典型的なメモリにおいては、データが
妥当であることを確認し、それからそのデータを検出す
るためにかなプＯ時間が失われることがわかる。

次に第３図を参照する０この図には、続出しサイクルと
りフレッシュ・サイクルとの関に衝突が起きている読出
しサイクル中の第１図の装置のための波形が示されてい
る。波形３２はＣＰＵの耽出しサイクル開始を示す。し
かし、この時にはムＡＣＶ慎号の電位は、第２図におけ
るような２０〜１００ナノ秒の期間内には低下しない。

それよシもむしろ、データが妥当である時にムＡＣＫ／
信号とＸＡＣＫ／信号の電位が低下する０この状況が波
形３３．３４とデータ妥当信号ｓｓ、ｓｓにより示され
ている。前・ど同様に、ＸＡＣＫ／信号は単重完了信号
（波形３１）を発生させるために用いられ、次の制御ク
ロック信号でデータがそのパス上で検出される。典型的
なメモリ装置においては、衝突が起ると続出しサイクル
が開始されてからデータが辰尚となるまでに経過する時
間は（最大）約６００ナノ秒である。しかし、衝突の＃
Ｊ度は低く（たとえば絖出しサイクルの１０チ）、シた
がってほとんどの場合には、絖出し、サイクルが始って
から２０〜１００ナノ秒以内に先行確認信号（ＡＡＣＫ
／）が生ずることに注意すべきである。

本発明では、タイミング・シーケンスすなわちａ！ｌ理
シークンスがＭＥＭＲＤ／信号により開始され、実際に
、メモリの最大アクセス時間に対応する所定の時間内に
データが妥当であると仮定している。

Ａ　Ａ　ＣＫ／偏信号存在しなければ（それの低レベル
伏線において）このシーケンスは割込まれる。第５図を
＃照して説明するように、データが検出される時までに
そのｆ−夕が妥当であるという仮定の上にたって、準漏
完了信号は発生される。

ここで第５図を簡単に参照して、波形４１はＭＫＭＲＤ
／信号である、すなわち、ＣＰＵからの絖出し景求ＩＩ
号である。この信号＃′ｉ波形４４により示されている
窓を発生するためにコンビニ〜りのクロック１Ｍ＠（波
゛杉４０）とともに用いられる。後で説明するように、
その窓は衝突のない絖出しすイクルが起るかどうかを決
定するために用いられる。衝突が起きないものとすると
、データが妥当でないとしても、波形４１によ如示され
る準備完了信号が発生される。しかし、タイミング制御
によ）、データが妥当とされた後でデータが読出される
よう罠なっている０続出されたデータがパス上に最初に
存在する時間である時間３５は、第２図の同勢の時間よ
シも十分に短い。

次に第４図を参照する。以上説明し九タイミング・シー
ケンスが複数の双安定回路（スリップフロップ）と論理
ゲートにより具体化される。この図に示されている全て
の７リツプフロツブはＤ型である０それらのフリップ７
０ツブのＱ出力端子は、セント端子に与えられたクロッ
ク信号の前縁部におけるＤ入力端子の状態にセットされ
る。破線６０で凹まれている回路はクロック発生器とく
に８２８４の内部の回路である。ゲート６３の出力端子
２はこのクロック発生器のビン＠　（ＲＤＹ２）　Ｋ結
合され、出力線２２はビン５　（ＲＥＡＤＹ）に結合さ
れる。

ＭＩＪＲＤ　／とＭＥＭＷＲｌｏ　２　ツの信号が高レ
ベルである（続出しも書込みも行われない）時は、オア
ゲート３ｇの出力は低レベルであり、スリップフロップ
５１の出力（Ｘ）は低レベルのままである。

その丸めに反転アンドゲート６２からの出力は高レベル
である。ＸＡＣＫ信号も高レベルであり、ＡＡＣＫ７’
信号が高レベルであるから、フリップフロップ５５の出
力は高レベルである。したかって、ゲート６３の出力端
子（Ｚ）に低レベルの出方が存在し、かつ予測されるで
あろうように、このクロック発生器によっては準備完了
信号は発生されない。

こむで、第５図の波形４１により示されているようｔｌ
ｃ、、ｉ！に−しくいえばＭＥＭｋＤ、４号の降下によ
シ示されているように、読出しサイクルが開始されると
仮定する。そうするとオアゲート３９からの高レベルの
入力が７リツプフーツプ５１へ与えられる。クロック信
号の電位が縁部６５にょクポされているように低下する
と、フリップフロップ５１は波形４２にょシ示されてい
るように高レベルにセットされる。（２リツプフロツプ
５１と５２Ｆｉインバータ５１から反転され喪りｐツク
信号を受けることに注意されたい０）スリップフロップ
５２は最初は波形４３　（Ｙ）で示されているように高
レベルの出力を生じ、その出力は、次のクロックサイク
ル（縁部６６）までは低下しない。

その間は、衝突が起きないと仮定すると、ＡＡＣＫ／信
号は低レベルとなる。この信号はインバータ６１を通っ
てゲート６２の１つの入力端子へ与えられる。したがっ
て、波形４４によシ示されている「窓」の期間中は、ゲ
ート６２へ与えられる全ての入力は高レベルである。波
形４４によシ定められるパルスの幅は１２５ナノ秒であ
り、ＭＥＭＲＤ／信号の電位が抵下し人後で生ずるｏし
たがって、続出しサイクルが開始されてから２０〜１０
０ナノ秒の間に電位が低下せねばならないＡＡＣＶ信号
は、衝突が起らない場合には、波形４４によシ定められ
る窓が存在する間は、実際に低レベルである０クロツク
パルスの前縁部６１においては、フリップフロッグ５５
の出力は低レベルであり、ゲート６２の出力は低レベル
であり、ＸＡＣＫ／信号は高レベルである。その九めに
ゲート６３の出力は、波形４６により示されているよう
に、上昇させられる。

次にクロック信号の電位が縁部＠６によシ示されている
ように低下すると、スリップフロップ５４から線２２へ
準備完了信号が発生される。フリップフロップ５３．５
４とゲート６４およびインバータ５８は２信号を制御ク
ロックに同期させる仁とに注意され丸い。

データが妥当とされる前に準備完了信号４７が発生され
ることが重要である。第５図に波形４７゜４１１．４１
１．５０によシ示されているように、データが妥当とさ
れる前に準備完了信号は高レベルとなる。しかし、別の
完全なりロックサイクル（１２５ナノ秒）まではデータ
は実際には検出されず、その時までにメモリの最大アク
セス時間を仮定しても、データは妥当である。縁部３１
の後のように、クロックサイクルに続いて読出しサイク
ルが常に開始されるから、メモリの最長アクセス時間よ
り早い時刻にはデータは検出されない。

次に縞４図を参照して、続出しサイクルが＃３まったが
、この時にはＡＡＣＫ／信号が高レベルのままである、
すなわち、衝突が起ると仮定する。第５図に示す波形４
４が発生されると、ゲート６１の出力は低レベルであり
、ゲート６２の出力は高レベルのｔｔである。ゲート６
３へ与えられる３つの入力の全ては高レベルであり、ク
ロック発生器へは信号は与えられない。しかし、ＡＡＣ
Ｋ／信号とＸＡ　ＣＫ／傷信号の電位が低下すると、準
備完了信号が発生され、タイミングはほぼ第３図に示す
ようなものである。

起り得る別のケースはバス使用中衝突である。

この場合には、ＡＡＣＫ／信号の電位はＸＡＣＫ／信号
より先に低下する。この状態では余分のクロックサイク
ルが７リツプ７０ツブ５５にょシっけ加えられる丸めに
、メモリのアクセス時間よシ長い時間の彼で準備完了信
号が常に発生される。

実際に、メモリのアクセス時間が短くされる（第５図の
期間３５と第２図の期間３１を比較せよ）という事業の
丸めに、ＣＰＵの実効動作時間が隋加され、動作時間は
４ｏチも長くなる。

以上、コンピュータ装置からデータを一層迅速にアクセ
スできるようにする方法と装置について説明した。アク
セス時間が短くなるからＣＰＵは一層効率的に動作でき
る。

【図面の簡単な説明】

第１図は中火処ｍ装置と、メ七りと、相互接続バスと、
クロック発生器とを示す全体的なブロック図、第２図ｔ
ユリフレッシュ衝突か起る絖出しサイクル中に第１凶の
装置のためのいくつかのタイミング倶１’ｙｋｈ＜ｊ波
形図、第３図はリフレッシュ衝突が起らない続出しティ
クル中に第１図の装置のためのいくつかのタイミング信
号を７ＪＥす波形図、第４図は本発明の装置の一実施例
のブロック図、第５図Ｃよ紀４図の回路の動作を説明す
るために用いられるＶル図である。 １０φ・−・中火処理装置、１２・・・・メモリ装置、
１４＃・・・クロック発生−Ｊｌ　３９・・拳・オアゲ
ート、５１，５２，５３，５４．５５・・・・ノリツア
ーフロック。 ％ｎｔｂ願人　　ｆイジー・システムズ・コーポレーシ
ョン代　理　人　　山　　川　　政　　樹　　　　（は
２５１名。 図面の浄書（内容に変更なし） 昭和５８年　特　許　願第３０１９３号２°発８Ａ　ｖ
）　２．　（３（（・／ピーータ装置においてダイナミ
ック・メモリからデータをアクセスする方法 ３−　　ｈｌｉ市をする者 ｊげ１・との間係　　特　　　許　　　　出願人名称（
氏名）　　ディジー・システムズ・コーポレーション抽
市命帛 ５、拵絶Ｍ！＊　ｉ８□１の１．１１−Ｊ　　　昭和５
８年　５　月３１　日抽出により増加する発明の数・・
・・ ６　抽１１：の対象 １１１　　Ｍ書の特許出願人の欄 （１１別紙願書の通り （２：　　別紙の通シ （３）図面の浄書（内容に変更なし） 以　　上

Claims (1)

1. 【特許請求の範囲】 （１）中央処理装置（ＣＰＵ）と定期的なり７レツ７ユ
   ・サイクルを必要とするダイナミック・メモリを含み、
   前記メモリをアクセスすべき時に前記ＣＰＵはアクセス
   信号を前記メモリへ与え、かつ準備完了信号を受けた時
   に制御クロック信号と同期して肖Ｉ己メモリからデータ
   をアクセスし、＝Ｈ己メ゛イナミツク・メモリはデータ
   を読出す用意ができていることを示すデータ妥当信号と
   、前記リフレッシュ・サイクルと衝突することなしにメ
   モリがアクセスされることを示す先行データ妥当１６号
   とを発生するように構成されている、コンビニ〜り装置
   において、前＾ピＣＰＵからの前記アクセス信号の発生
   を基にしてタイミング・シーケンスを線始する過程と、
   前記タイミング・シーケンス中にｆＳＵ配先行先行デー
   タ妥当信号在した時に前記タイミング・シーケンスを続
   行できるようにする過程と、ｈｔｔ記タイミング・シー
   クどスの終）に前記準備完了信号を発生する過程と、を
   備えそれによりリフレッシュ・サイクルが起らない時に
   データをアクセスするのに要する時間が短縮されること
   を特徴とする中央処理装置とダイナミック・メモリを含
   むコンビエ、−夕装置においてダイナミック・メモリか
   らデータをアクセスする方法。 １２、特許請求の範囲第１項記載の方法であって、前記
   準備完了信号は前記データ妥当信号を顧慮せずに発生さ
   れること、を特徴とする方法。 （３）特許請求の範囲第２項記載の方法であって、前記
   タイミング・シーク、ンスは、繭重制御り、ロックと同
   期して発生される所定幅のパルスの発生を含むことを特
   徴とする方法。 （４）特許請求の範囲第３項記載の方法であって、前記
   パルスが終った時に前記準備完了信号が発生されること
   を特徴とする方法。 （５）特許請求の範囲第１項記載の方法であって、前記
   先行データ信号が存在しないために前記タイミンク・シ
   ーケンスが割込まれ走時に、前記データ妥当信号に応答
   して前記準備完了信号が発生されることを特徴とする。 （６）バスに結合され友中央処理装置（ＣＰＵ）とダイ
   ナミック・メモリを含み、前記ＣＰＵは前記メモリをア
   クセスすべき時にメモリの続出しとメモリの書込みのよ
   うなアクセス信号を前記メモリへ与え、クロック発生器
   から準備完了信号を受けた後で制御クロック信号と同期
   して前記バス上のデータを検出し、前記メモリは、デー
   タが前記バスに結合されたことを示す確認信号（ＸＡＣ
   Ｋ）と、前記ダイナミック・メモリをリフレッシュする
   ために必要なリフレッシュ・サイクルと衝突することな
   しにメモリがアクセスされていることを示す先行確認信
   号（ＡＡＣＫ）とを与える、コンピュータ装置において
   、前記ＣＰＵから前記アクセス信号が発生され走時に前
   記制御クロック信号と同期して所定持続時間のｌｉｋ′
   ｆＭシーケンスを開始する過程と、前記ＡＡＣＫ°信号
   が存在するかどうかを決定する過程と、前ｉｋ：　ＡＡ
   ＣＫ信号が存在する時に前記−環シーケンスを継続させ
   る過程と、前記−塩シーダンスが終つ走時に前記準備完
   了信号を発生する過程と、を備えそれによりデータをア
   クセスするために要する時間は、リフレッシュ・サイク
   ルが起きない時に、短縮されることを特徴とするコンピ
   ュータ装置のダイナミック・メモリからデータをアクセ
   スする方法。 （７）％＃！Ｆ請求の範囲第６項記載の方法であって、
   前記ムムＣＫ（ｌ１号が存在する時に、前記準備完了信
   号はＸＡＣＫ信号を顧慮することなしに発生されること
   を特徴とする方法。 （８）％許縛求の範囲第７項記載の方法であって、前記
   所定持続時間中に前記ＡＡＣＫ信号が存在しない時に１
   前記ＸＡＣＫ信号に応答して前記準備完了信号は発生さ
   れることを特徴とする方法。 （９）特許請求の範囲第８項記載の方法であって、前記
   論理シーケンスは所定幅のパルスの発生を含み、そのパ
   ルスが終つ走時に前記準備完了信号が発生されることを
   特徴とする方法。 Ｑ（Ｉ特許請求の範囲第９項記載の方法であって、前記
   準備完了信号は前記制御りｐツク信号と同期して発生さ
   れ、前記準備完了信号の後で次のクロック信号が発生さ
   れた時に前記データは前記パース上で検出されることを
   特徴とする方法。 ０υ特許請求の範囲第５項または第９項記載の方法であ
   って、前記ＸＡＣＫ信号が発生される前に前記準備完了
   信号が発生されるζ・とｔ−特徴とする方法０