JPS58195902A - シ−ケンスコントロ−ラ - Google Patents
シ−ケンスコントロ−ラInfo
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- JPS58195902A JPS58195902A JP57078280A JP7828082A JPS58195902A JP S58195902 A JPS58195902 A JP S58195902A JP 57078280 A JP57078280 A JP 57078280A JP 7828082 A JP7828082 A JP 7828082A JP S58195902 A JPS58195902 A JP S58195902A
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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- G05B19/02—Program-control systems electric
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
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- G05B19/054—Input/output
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1125—I-O addressing
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1172—Direct negation, inversion of inputsignal
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- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はプログラム可能な、／−ケンスコントローラの
プログラム指定に対する入出力信号の論理反転技術に係
り、特に高速制御に好適なシーケンスコントローラに関
する。
プログラム指定に対する入出力信号の論理反転技術に係
り、特に高速制御に好適なシーケンスコントローラに関
する。
従来、リレー等を用いたシーケンス制御回路ではリレー
接点、特にａ接点、ｂ接点の組合せで制御回路管構成し
ているが、被静な回路、結線変更作業等不便な点が多い
ため、近年では半導体回路を主体とした、しかもプログ
ラム可能なシーケンス制御装置（以下シーケンスコント
ローラと称す）が種々提案されている。
接点、特にａ接点、ｂ接点の組合せで制御回路管構成し
ているが、被静な回路、結線変更作業等不便な点が多い
ため、近年では半導体回路を主体とした、しかもプログ
ラム可能なシーケンス制御装置（以下シーケンスコント
ローラと称す）が種々提案されている。
仁のようなシーケンスコントローラでは、上記したｂ接
点のプログラム方法および論理演算方法については種々
の方法が行なわれている。
点のプログラム方法および論理演算方法については種々
の方法が行なわれている。
例えば、第１図はシーケンスコントローラの基なる入力
信号源であり、２Ｆｉ上記接点信号を受ける入力部、３
は、プログラムされたシーケンス内容を記憶したユーザ
ＲＡＭ５に基づい実論理演算を行なう中央演算処理ユニ
ット （以下ＣＰＵと称す）であり、この処理手順はシ
ステムＲＯＭ４に記憶されている。また、６は上記ＣＰ
υの演算結果を外部へ伝えるための出力部である。７は
シーケンス内容をプログラムするためのプログラム部で
ある。
信号源であり、２Ｆｉ上記接点信号を受ける入力部、３
は、プログラムされたシーケンス内容を記憶したユーザ
ＲＡＭ５に基づい実論理演算を行なう中央演算処理ユニ
ット （以下ＣＰＵと称す）であり、この処理手順はシ
ステムＲＯＭ４に記憶されている。また、６は上記ＣＰ
υの演算結果を外部へ伝えるための出力部である。７は
シーケンス内容をプログラムするためのプログラム部で
ある。
このように構成され几シーケンスコントローラにおいて
、第２図のようなシーケンス回路の接点情報は第３（２
）のような各糧方法によシューブＲＡＭ５に記憶されて
いる。 ″ （ａ）Ｋついて説明すると、ＬＤは次に続く入力信号０
１の接点信号ｔｌ′入力せよ”という命令語であり、Ａ
ＮＤＮＯＴは次に続く入力信号０２の接点信号ｔ＠大入
力、反転した後輪埋積を行なえ”という命令語であり、
これら命令語は特定の符号で定義されている。
、第２図のようなシーケンス回路の接点情報は第３（２
）のような各糧方法によシューブＲＡＭ５に記憶されて
いる。 ″ （ａ）Ｋついて説明すると、ＬＤは次に続く入力信号０
１の接点信号ｔｌ′入力せよ”という命令語であり、Ａ
ＮＤＮＯＴは次に続く入力信号０２の接点信号ｔ＠大入
力、反転した後輪埋積を行なえ”という命令語であり、
これら命令語は特定の符号で定義されている。
このようにユーザＲＡＭ５に記憶された内容は、システ
ムＲＯＭ４の処理手順に従い０ＰＵ５により、まず、Ｌ
ＤＩ読み１人力せよ”と解釈すると次に処理作業を進め
”０１？読み”、さらにこの０１に相当する入力信号源
の０１ケ選択する処理作業を行なった後、接点信号を読
む。
ムＲＯＭ４の処理手順に従い０ＰＵ５により、まず、Ｌ
ＤＩ読み１人力せよ”と解釈すると次に処理作業を進め
”０１？読み”、さらにこの０１に相当する入力信号源
の０１ケ選択する処理作業を行なった後、接点信号を読
む。
次に処理作業を進め、ＡＮＤＮＯＴを読み命令語の解釈
全行ない、上記のように０２”を読みこれに相 する入
力信号を選択し接点信号を読んだ後、この場合、次に反
転処理を行ない、さらに前の接点入力信号（０１）との
論理積処理を行なう、といった具合にすべてシステムＥ
９ＭＡの処理手順により演算処理が行なわれている。
全行ない、上記のように０２”を読みこれに相 する入
力信号を選択し接点信号を読んだ後、この場合、次に反
転処理を行ない、さらに前の接点入力信号（０１）との
論理積処理を行なう、といった具合にすべてシステムＥ
９ＭＡの処理手順により演算処理が行なわれている。
（ｂ）の方法についても同様に行なわれるが、この場合
、反転処理のための符号が入力番号の一部に定義された
ものであり、またＡＮＤという命令は、１以下に続く入
力信号群の論理積を行なえ”と定義されたものであり各
部の動きに関しては、上記（ａ）と大差はない。
、反転処理のための符号が入力番号の一部に定義された
ものであり、またＡＮＤという命令は、１以下に続く入
力信号群の論理積を行なえ”と定義されたものであり各
部の動きに関しては、上記（ａ）と大差はない。
以上のように従来例では、シーケンスプログラムのｂ接
点のための処理はａ接点信号の処理以上に複雑となりま
た、システムＲＯＭＡＫより１ｂ接点信号であるから反
転せよ１という処理手順會ＣＰＵ５に対して与えなけれ
ばならず処理時間が遅くなるという大きな欠点がめる。
点のための処理はａ接点信号の処理以上に複雑となりま
た、システムＲＯＭＡＫより１ｂ接点信号であるから反
転せよ１という処理手順會ＣＰＵ５に対して与えなけれ
ばならず処理時間が遅くなるという大きな欠点がめる。
本発明の目的は、極めて簡単な回路により、上記問題点
を解決し、高速処理が行なえるプログラム可能なシーケ
ンスコントローラを提供することにある。
を解決し、高速処理が行なえるプログラム可能なシーケ
ンスコントローラを提供することにある。
本発明では、シーケンスプログラムのｂ接点は入力信号
の反転信号を入力すればよいことから、入力信号の論理
反転回路を設け、該回路を制御する信号としてＣｊＰＵ
Ｋ有するアドレス線を利用し、ｔｘ、ｍアドレス線に上
記制御信号が発生できるようユーザＲＡＭ５の記憶方法
に工夫ｔｉｔらしたものである。
の反転信号を入力すればよいことから、入力信号の論理
反転回路を設け、該回路を制御する信号としてＣｊＰＵ
Ｋ有するアドレス線を利用し、ｔｘ、ｍアドレス線に上
記制御信号が発生できるようユーザＲＡＭ５の記憶方法
に工夫ｔｉｔらしたものである。
以下、本発明の一笑施例を纂４図〜第５図に基いて説明
する。
する。
第４図は入力信号源からＣＰＵに紋る部分の具体的な回
路図であり、従来例と同一部分には同一符号を付して示
す。２１．２２は入力部でデータセレクタＩＯであり、
ＣＰＵ３のアドレス線Ａ〇−２で伝えられるアドレス信
号によって各人力部に接続されている入力信号源１のい
ずれか１個が選択される。５２はＣＰＵのアドレス線Ａ
３−４で伝えられるアドレス信号によってチップセレク
）＠Ｃ！８３，０ＢＡｆ介して上記入力部のいづれか１
個を選択するデコーダである。３１はＣＰＨのアドレス
＠Ａｌ２−１５−ｆ伝見られるアドレス信号によってシ
ステム全体の各部分を択一的に選択するデコーダであり
、図ではチップセレクト線０８１．０８２管介してそれ
ぞれユーザＲＡＭ５とデコーダ３２が択一的に信択され
る。Ｄ工１゜Ｄ工２は入力部２１．２２からのデータの
信号音０ＰＵ２へ伝達するためのデータ線である。
路図であり、従来例と同一部分には同一符号を付して示
す。２１．２２は入力部でデータセレクタＩＯであり、
ＣＰＵ３のアドレス線Ａ〇−２で伝えられるアドレス信
号によって各人力部に接続されている入力信号源１のい
ずれか１個が選択される。５２はＣＰＵのアドレス線Ａ
３−４で伝えられるアドレス信号によってチップセレク
）＠Ｃ！８３，０ＢＡｆ介して上記入力部のいづれか１
個を選択するデコーダである。３１はＣＰＨのアドレス
＠Ａｌ２−１５−ｆ伝見られるアドレス信号によってシ
ステム全体の各部分を択一的に選択するデコーダであり
、図ではチップセレクト線０８１．０８２管介してそれ
ぞれユーザＲＡＭ５とデコーダ３２が択一的に信択され
る。Ｄ工１゜Ｄ工２は入力部２１．２２からのデータの
信号音０ＰＵ２へ伝達するためのデータ線である。
８は不発明によって新たに設けられる論理反転＠路であ
る。８１は受けたデータ信号ｔそのまま後段へ伝えるゲ
ート、８２け受けたデータ信号を反転して後段へ伝える
インバータゲートである。
る。８１は受けたデータ信号ｔそのまま後段へ伝えるゲ
ート、８２け受けたデータ信号を反転して後段へ伝える
インバータゲートである。
両ゲート８１．８２はＣＰＨのアドレス線Ａ１０を介し
て伝えられるアドレス信号によって開かれ、常時は閉じ
ている。８３は上記入力部が選択されたときにデータを
ＣＰＨに伝えるためのゲートであり、図示してない他の
データ線との競合を避けるため、３状郭、すなわち１′
１”＠０”１ハイインピーダンス”が可能なゲートであ
る。
て伝えられるアドレス信号によって開かれ、常時は閉じ
ている。８３は上記入力部が選択されたときにデータを
ＣＰＨに伝えるためのゲートであり、図示してない他の
データ線との競合を避けるため、３状郭、すなわち１′
１”＠０”１ハイインピーダンス”が可能なゲートであ
る。
５は、ユーザの普求に従ったプログラム内容をあらかじ
め記憶されるユーザＲＡＭであるが、このユーザＲＡＭ
Ｋけ第５図に示すような形でシーケンス内容が記憶され
る。すなわち同図に示されるように命令語をＣＰＵが解
釈、処理が直接性なえる１マシンコード’ （ＬＤＡ
、ＡＮＤＡ） と一致させると共に入力番号にれこの番
号の入力信号を反転させる反転命令（反転符号）１−含
ませだ実アドレス”として定義した内容で紀憶しである
０ここでＬＤＡはＣＰＵマシンコードであり、意味はオ
ペランド（マシンコードＶＣ続く内容）のホすアドレス
からデータを読むことで、ＡＮＤＡもＣＰＵマシンコー
ドで、意味はオペランドの示すアドレスからデータを読
み、前の結果との論理積全行なうことである。同図（ａ
）に示されるものは、ＬＤＡ又はＡＮＤＡの後の２行（
各行８ピッ）ＩＩ１成）分で入力番号が構成され全体で
１６ビツトからなる。今入力番号の下の行の右端〜左端
までｙｏビット〜７ビツトとし、上の行の右端〜左端を
８ビツト〜１５ビツトとする。入力番号は０−５ビツト
で「１」が表わされ、４〜７ビツトで「０コが表わされ
、そして１０ビツト目に反転命令（＠１”のとき反転す
る）を表わすように構成されている。
め記憶されるユーザＲＡＭであるが、このユーザＲＡＭ
Ｋけ第５図に示すような形でシーケンス内容が記憶され
る。すなわち同図に示されるように命令語をＣＰＵが解
釈、処理が直接性なえる１マシンコード’ （ＬＤＡ
、ＡＮＤＡ） と一致させると共に入力番号にれこの番
号の入力信号を反転させる反転命令（反転符号）１−含
ませだ実アドレス”として定義した内容で紀憶しである
０ここでＬＤＡはＣＰＵマシンコードであり、意味はオ
ペランド（マシンコードＶＣ続く内容）のホすアドレス
からデータを読むことで、ＡＮＤＡもＣＰＵマシンコー
ドで、意味はオペランドの示すアドレスからデータを読
み、前の結果との論理積全行なうことである。同図（ａ
）に示されるものは、ＬＤＡ又はＡＮＤＡの後の２行（
各行８ピッ）ＩＩ１成）分で入力番号が構成され全体で
１６ビツトからなる。今入力番号の下の行の右端〜左端
までｙｏビット〜７ビツトとし、上の行の右端〜左端を
８ビツト〜１５ビツトとする。入力番号は０−５ビツト
で「１」が表わされ、４〜７ビツトで「０コが表わされ
、そして１０ビツト目に反転命令（＠１”のとき反転す
る）を表わすように構成されている。
さて、このように欅成し友回路における動作を説明する
と、ＯＰＵはこの場合ユーザＲＡＭ５の処理手順により
次々と行なうわけであるが、上記した１マシンコード＠
実アドレス１で構成しているためＣＰＵの基本機能どし
て処理される。すなわちマシンコードの着取りと解釈、
オペランド（マシンコードに続く内容）の読取り、オペ
ランドに対するアドレス情報全アドレス線への出力、出
力されたアドレス情報に対するデータ（この場合入力信
号源の信号状紗）の読取り、等でありマシンコードおよ
びオペランドに応じた処理が短時間で行なわれる。従っ
て第５図（ａ）における処理は次のよりなＣＰＵ動作と
なる。
と、ＯＰＵはこの場合ユーザＲＡＭ５の処理手順により
次々と行なうわけであるが、上記した１マシンコード＠
実アドレス１で構成しているためＣＰＵの基本機能どし
て処理される。すなわちマシンコードの着取りと解釈、
オペランド（マシンコードに続く内容）の読取り、オペ
ランドに対するアドレス情報全アドレス線への出力、出
力されたアドレス情報に対するデータ（この場合入力信
号源の信号状紗）の読取り、等でありマシンコードおよ
びオペランドに応じた処理が短時間で行なわれる。従っ
て第５図（ａ）における処理は次のよりなＣＰＵ動作と
なる。
まず、マシンコードＬＤＡが読出されオペランドのアド
レスからデータを読めと解釈し、次々、オペランドの内
容を読取り、アドレス線Ａ０〜Ａ４にこの内容を発生さ
せる。この場合、デコーダ回ｗ！＆３１．３２により選
択的にｃ ｓ 、 、 ｃ ｓ 、カｓ択され、かつア
ドレス線Ａ６−ｔによりセレクタ２が入力信号０１を選
択し、データ線り工１に出力される。ここで入力番号の
１０ビツト目がＩＩ ｇ ｊであるためアドレスｍＡｔ
。（反転符号ビット）を介して反転信号２５ｆＡ見られ
てゲート８１ （非反転ゲート）が選択され、さらに０
８．によりゲート８３が開く。従って入力信号０１の内
容はそのまま後段の０ＰＵ３に伝達される。
レスからデータを読めと解釈し、次々、オペランドの内
容を読取り、アドレス線Ａ０〜Ａ４にこの内容を発生さ
せる。この場合、デコーダ回ｗ！＆３１．３２により選
択的にｃ ｓ 、 、 ｃ ｓ 、カｓ択され、かつア
ドレス線Ａ６−ｔによりセレクタ２が入力信号０１を選
択し、データ線り工１に出力される。ここで入力番号の
１０ビツト目がＩＩ ｇ ｊであるためアドレスｍＡｔ
。（反転符号ビット）を介して反転信号２５ｆＡ見られ
てゲート８１ （非反転ゲート）が選択され、さらに０
８．によりゲート８３が開く。従って入力信号０１の内
容はそのまま後段の０ＰＵ３に伝達される。
以上のｃ、ｐｔｒ処理が終了すると次のマシンコードを
読取り （Ａ Ｎ Ｄム）、［オペランドの示すアドレ
スとの論理積を行なえ」と解釈した後、入力信号０２を
選択すべくアドレス線に邑刀しデータを読む。この場合
、１０ビツト目に対応するアドレス線ム、。（反転符号
ビット）がｊ″１”であるためゲート８２ （反転ゲー
ト）が選択きれ、データは反転（インバート・Ｎ０Ｔ）
され、ゲート８５を経て後段のＣＰＵ５に伝達され、続
いて前の信号情報との論理積が行なわれる。
読取り （Ａ Ｎ Ｄム）、［オペランドの示すアドレ
スとの論理積を行なえ」と解釈した後、入力信号０２を
選択すべくアドレス線に邑刀しデータを読む。この場合
、１０ビツト目に対応するアドレス線ム、。（反転符号
ビット）がｊ″１”であるためゲート８２ （反転ゲー
ト）が選択きれ、データは反転（インバート・Ｎ０Ｔ）
され、ゲート８５を経て後段のＣＰＵ５に伝達され、続
いて前の信号情報との論理積が行なわれる。
以上のようにして次々と処理が行なわれユーザメモリ５
の最終処理が終了すると、再び先頭に戻り同じことが高
速で繰り返される。
の最終処理が終了すると、再び先頭に戻り同じことが高
速で繰り返される。
ここで、ｔＪＬ４図、第５り１（ａ）の実施例では、反
転符号ビットとして１０ビツト目のアドレスＭＡ、。
転符号ビットとして１０ビツト目のアドレスＭＡ、。
を用いたがシステムの構成により不使用の任意のアドレ
ス線に対応するピッ）？用いることができ、ユーザＲＡ
Ｍ５に記憶する反転符号ビットを対応づけて配置記憶す
ればよいことが容易に理解できる。また、Ｃ！ＰＵ３の
基本機能に合わせて第５図１（ｂ）のようにすることも
できる。
ス線に対応するピッ）？用いることができ、ユーザＲＡ
Ｍ５に記憶する反転符号ビットを対応づけて配置記憶す
ればよいことが容易に理解できる。また、Ｃ！ＰＵ３の
基本機能に合わせて第５図１（ｂ）のようにすることも
できる。
す１）ち、ｆｌｌＫ ５１Ｗ（’ｆｉ）ｒはユーザＲＡ
Ｍ ５ （７）１行分に入力番号ビットと反転符号付
与ピッ）１設けているもので、反転符号付与ビットは最
先頭のビットとしている。従ってこの場合は反転符号信
号を与えるアドレス＃は第１図の場合（Ａｔ。）とは異
なることＫｆ！る。
Ｍ ５ （７）１行分に入力番号ビットと反転符号付
与ピッ）１設けているもので、反転符号付与ビットは最
先頭のビットとしている。従ってこの場合は反転符号信
号を与えるアドレス＃は第１図の場合（Ａｔ。）とは異
なることＫｆ！る。
また、本実施例では三に外部の入力信号源について駅間
したが、システム内部の各種入出力信号についても同様
論理反転回路を設けることにより行なえることは明白で
ある。
したが、システム内部の各種入出力信号についても同様
論理反転回路を設けることにより行なえることは明白で
ある。
さらに本実施例は、アドレス線、データ線が分離された
ＣＰＵによ０実施したものであるが、アドレス線、デー
タａをまとめ多重としたいわゆるマルチプレクス方式で
あっても、アドレス線（反転符号ビット）全ラッチする
ことにより同様に行なえる。
ＣＰＵによ０実施したものであるが、アドレス線、デー
タａをまとめ多重としたいわゆるマルチプレクス方式で
あっても、アドレス線（反転符号ビット）全ラッチする
ことにより同様に行なえる。
上記実施例は、反転符号の付与ビットの位ｆｉｉｔ−変
えることにより、広艷、範囲の入出力番号数（接点数）
を扱うことができる。例えば反転符号ビットを１１ビツ
ト目に変更することにより１０２４点から２０４８点に
拡張できる。
えることにより、広艷、範囲の入出力番号数（接点数）
を扱うことができる。例えば反転符号ビットを１１ビツ
ト目に変更することにより１０２４点から２０４８点に
拡張できる。
次に他の実施例について説明する。
第７図は、０ＰＴ７．５に有する内部レジスタ５５のよ
うすを示したものであり、この場合、１６ビツト長の修
飾可能なレジスタであり、この一部例え°はピッ）１０
（１）、。）會反転符号保持ビットとしたものである。
うすを示したものであり、この場合、１６ビツト長の修
飾可能なレジスタであり、この一部例え°はピッ）１０
（１）、。）會反転符号保持ビットとしたものである。
（他ピットは全てｑ″０”）また、第８図は、シーケン
スプログラムを記憶するユーザＲＡＭ５の記憶内容のよ
うすを示したものであり、先の実施例のユーザＲＡＭ内
の反転符号に相当するものを削除したものである。この
うち、ＡＨＤｈｘはＣＰＵマシンコードであるが、次の
ような意味を持つ。このときＸが論理反転命令となる。
スプログラムを記憶するユーザＲＡＭ５の記憶内容のよ
うすを示したものであり、先の実施例のユーザＲＡＭ内
の反転符号に相当するものを削除したものである。この
うち、ＡＨＤｈｘはＣＰＵマシンコードであるが、次の
ような意味を持つ。このときＸが論理反転命令となる。
以上のシーケンスプログラム内容から動作を説明すると
、 まず、ＣＰＵ５はユーザＲＡＭ５の先頭ＬＤＡというマ
シンコード音読み取り、 （これは先の実施例と同じ）
次に続くオペランドの示す内容（この場合入力番号０１
）のアドレス情報をアドレス線ム。〜ム１．に発し、
（アドレス？ＲＡ ｓ。は１０１）データ線り工２から
接点信号を受取るＯこの場合、内部レジスタ５６は無関
係である。
、 まず、ＣＰＵ５はユーザＲＡＭ５の先頭ＬＤＡというマ
シンコード音読み取り、 （これは先の実施例と同じ）
次に続くオペランドの示す内容（この場合入力番号０１
）のアドレス情報をアドレス線ム。〜ム１．に発し、
（アドレス？ＲＡ ｓ。は１０１）データ線り工２から
接点信号を受取るＯこの場合、内部レジスタ５６は無関
係である。
次に、ＣＰＵ５はＡＮＤＡＩというマシンコ−ドを読取
るわけでおるが、前記説明したようにこの場合、内部レ
ジスタ３５の値と次に続くオペランドの値、すなわち０
４０２（１６進数表現）のアドレス情報となる几め、ア
ドレス＠Ａｏ−＋ｓのうちＡ、。にも反転信号信号とし
て＠１１が発せられる。このアドレスＭ Ａ ｔ。は前
述した内部レジスタ５５の反転符号ビットに対応したも
のであり、この信号により論理反転回路が制御され、反
転ゲート８２が動作し入力信号を反転し０ＰＵＩに伝え
られる。そしてｃｐＵｓは前の内容と論理積が行なわれ
るわけでめる０ 以下、ユーザＲＡＭ５に記憶されたシーケンスプログラ
ムにより次々とｑＰＵ３の処理が短時間で行なわれ最終
処理が終了すると再び先頭に戻り繰り返し行なわれる０ この実施例によれば、修飾可能な内部レジスタ５５に反
転符号を配置しかつユーザＲＡＭ５内のＣＰＵマシンコ
ードに修飾符号を付けることにより入出力信号の論理反
転音容易に行なうことができるため、ユーザＲＡＭ５内
に多くのシーケンスプログラム會記憶することができる
。例えばユーザＲＡＭの容量を先の実施例と同じ１にバ
イトで計算するならば、 １０２４÷２＝５１２プログラム数 となり先の実施例より１．５倍となる。最初の実施例で
は、−命令当り３バイト必要としているので、ユーザＲ
ＡＭ５の容量會１にとすると １０２４÷５＝５ａ’ｒのプログラム数どなる。
るわけでおるが、前記説明したようにこの場合、内部レ
ジスタ３５の値と次に続くオペランドの値、すなわち０
４０２（１６進数表現）のアドレス情報となる几め、ア
ドレス＠Ａｏ−＋ｓのうちＡ、。にも反転信号信号とし
て＠１１が発せられる。このアドレスＭ Ａ ｔ。は前
述した内部レジスタ５５の反転符号ビットに対応したも
のであり、この信号により論理反転回路が制御され、反
転ゲート８２が動作し入力信号を反転し０ＰＵＩに伝え
られる。そしてｃｐＵｓは前の内容と論理積が行なわれ
るわけでめる０ 以下、ユーザＲＡＭ５に記憶されたシーケンスプログラ
ムにより次々とｑＰＵ３の処理が短時間で行なわれ最終
処理が終了すると再び先頭に戻り繰り返し行なわれる０ この実施例によれば、修飾可能な内部レジスタ５５に反
転符号を配置しかつユーザＲＡＭ５内のＣＰＵマシンコ
ードに修飾符号を付けることにより入出力信号の論理反
転音容易に行なうことができるため、ユーザＲＡＭ５内
に多くのシーケンスプログラム會記憶することができる
。例えばユーザＲＡＭの容量を先の実施例と同じ１にバ
イトで計算するならば、 １０２４÷２＝５１２プログラム数 となり先の実施例より１．５倍となる。最初の実施例で
は、−命令当り３バイト必要としているので、ユーザＲ
ＡＭ５の容量會１にとすると １０２４÷５＝５ａ’ｒのプログラム数どなる。
また、本実施例では、反転符号？内部レジスタ３３のす
、。に配置し対応したアドレス＋ｍＡｔ。を用いたが、
システム構成により、任意位置に配置することができる
０ さらに、本実施例では入力信号について説明したが同様
な方法、論理反転回路により出力信号についても行なえ
ることは明白である０ 以上のことから明らかなように不発明によれば、シーケ
ンス回路におけるｂ接点に対する処理が蘭率な論理反転
回路８およびこれを制御する任意のアドレス線（反転符
号ビット）により極めて短時間に処理が行なえ、高速化
（従来方法に比し２〜１０倍）を実現することができる
。
、。に配置し対応したアドレス＋ｍＡｔ。を用いたが、
システム構成により、任意位置に配置することができる
０ さらに、本実施例では入力信号について説明したが同様
な方法、論理反転回路により出力信号についても行なえ
ることは明白である０ 以上のことから明らかなように不発明によれば、シーケ
ンス回路におけるｂ接点に対する処理が蘭率な論理反転
回路８およびこれを制御する任意のアドレス線（反転符
号ビット）により極めて短時間に処理が行なえ、高速化
（従来方法に比し２〜１０倍）を実現することができる
。
さらに、ＣＰＵ内のレジスタとユーザＲＡＭ［工夫をこ
らせば、ユーザＲＡＭの容量の利用効率を上げることが
でき、特に小規模システムのシーケンス制御では有効で
ある。
らせば、ユーザＲＡＭの容量の利用効率を上げることが
でき、特に小規模システムのシーケンス制御では有効で
ある。
第１図はプログラム可能なシーケンスコントローラの基
本的な構成図、第２図、第３図は従来例を説明するため
のシーケンス回路およびシーケンスプログラムの手順を
示す説明図、第１図は本発明を説明する几めの一実施例
のブロック図、第５図はこのシーケンスプログラムの記
憶内容を示した説明図、第６図は、他の実施例のブロッ
ク構成図、第７図は同じ（ＣＰＵ内のレジスタの記憶状
態を示す説明図、第８図は、同じくユーザＲＡＭ内の記
憶内容を示す説明図である。 ２：入力部、３：中央演算処理ユニット、５：記憶部、
６：出力部、８：論理反転回路、８１：非反転ゲート、
８２：反転ゲート、８３：３状態ゲート、Ａ１゜ニアド
レス線（反転符号ビット）、３３：修飾可能なａｐＵ内
部レジスタ、ＡＮＤＡＸ：修飾符号付ＯＰＵマシンコー
ド 東 １ 図 第２図 淋３図 第 ４ 図
本的な構成図、第２図、第３図は従来例を説明するため
のシーケンス回路およびシーケンスプログラムの手順を
示す説明図、第１図は本発明を説明する几めの一実施例
のブロック図、第５図はこのシーケンスプログラムの記
憶内容を示した説明図、第６図は、他の実施例のブロッ
ク構成図、第７図は同じ（ＣＰＵ内のレジスタの記憶状
態を示す説明図、第８図は、同じくユーザＲＡＭ内の記
憶内容を示す説明図である。 ２：入力部、３：中央演算処理ユニット、５：記憶部、
６：出力部、８：論理反転回路、８１：非反転ゲート、
８２：反転ゲート、８３：３状態ゲート、Ａ１゜ニアド
レス線（反転符号ビット）、３３：修飾可能なａｐＵ内
部レジスタ、ＡＮＤＡＸ：修飾符号付ＯＰＵマシンコー
ド 東 １ 図 第２図 淋３図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、プログラムされたシーケンス内容を記憶する記憶部
、該記憶部の内容に基づいて入出力部からの入出力信号
について論理演算を行うと共に、演算結果を出力部へ導
出するための中央演算処理ユニットを備えたシーケンス
コントローラにおいて、上記入力部から上記中央演算処
理ユニットに到る経路に入力信号ｔ−＋ｍ埋反転して後
段に伝える論理反転回路を設け、上記記憶部の論理反転
命令に従って上記中央演瀞処理ユニットの論理演算時に
不使用の所足のアドレスＭｌｒ介して上記論理反転回路
を駆動する反転信号を伝えてなるシーケンスコントロー
ラ０ ２、上記記憶部には論理反転命令が実アドレスの形で上
記所足のアドレス線に対応するビットに記憶されてなる
特許請求の範囲第１珈記載のシーケンスコントローラ０ ５、上記中央演算処理ユニットの修飾可能な内部レジス
タの上記アドレ、ス＃に対応するビットに反転符号を記
憶させ、上記記憶部の論理反転命令により、上記内部レ
ジスタ内の反転符号を対応する上記アドレス線に導出し
反転信梧として上記論理及転回１１１３に伝えてなる特
許請求の範曲第１項＆Ｊのシーケンスコントローラ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078280A JPS58195902A (ja) | 1982-05-12 | 1982-05-12 | シ−ケンスコントロ−ラ |
| KR1019830000410A KR900005547B1 (ko) | 1982-05-12 | 1983-02-02 | 시퀀스 콘트로울러 |
| EP83101065A EP0093834B1 (en) | 1982-05-12 | 1983-02-04 | Sequence controller |
| DE8383101065T DE3380907D1 (de) | 1982-05-12 | 1983-02-04 | Folgesteuerung. |
| DK048083A DK163749C (da) | 1982-05-12 | 1983-02-04 | Programmerbart sekvensstyreorgan |
| US06/464,213 US4969119A (en) | 1982-05-12 | 1983-02-07 | Sequence controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078280A JPS58195902A (ja) | 1982-05-12 | 1982-05-12 | シ−ケンスコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58195902A true JPS58195902A (ja) | 1983-11-15 |
| JPH0155483B2 JPH0155483B2 (ja) | 1989-11-24 |
Family
ID=13657547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078280A Granted JPS58195902A (ja) | 1982-05-12 | 1982-05-12 | シ−ケンスコントロ−ラ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4969119A (ja) |
| EP (1) | EP0093834B1 (ja) |
| JP (1) | JPS58195902A (ja) |
| KR (1) | KR900005547B1 (ja) |
| DE (1) | DE3380907D1 (ja) |
| DK (1) | DK163749C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349802A (ja) * | 1986-08-19 | 1988-03-02 | Keyence Corp | プログラマブルコントロ−ラ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2612308A1 (fr) * | 1987-03-09 | 1988-09-16 | Secemia | Systeme de regulation de processus industriel |
| JPH0312742A (ja) * | 1989-06-09 | 1991-01-21 | Ricoh Co Ltd | 中央演算処理装置 |
| JPH0549264A (ja) * | 1991-08-07 | 1993-02-26 | Fuji Electric Co Ltd | シーケンス処理機能付インバータ装置 |
| US5757348A (en) * | 1994-12-22 | 1998-05-26 | Displaytech, Inc. | Active matrix liquid crystal image generator with hybrid writing scheme |
| US5748164A (en) | 1994-12-22 | 1998-05-05 | Displaytech, Inc. | Active matrix liquid crystal image generator |
| US5808800A (en) | 1994-12-22 | 1998-09-15 | Displaytech, Inc. | Optics arrangements including light source arrangements for an active matrix liquid crystal image generator |
| JP3676882B2 (ja) | 1996-06-12 | 2005-07-27 | 株式会社リコー | マイクロプロセッサ及びその周辺装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247112B2 (ja) * | 1972-07-31 | 1977-11-30 | ||
| JPS5627125B2 (ja) * | 1973-05-07 | 1981-06-23 | ||
| US3996565A (en) * | 1974-04-19 | 1976-12-07 | Toyoda Koki Kabushiki Kaisha | Programmable sequence controller |
| JPS5234187A (en) * | 1975-09-11 | 1977-03-15 | Toyoda Mach Works Ltd | Sequence controller |
| US4021783A (en) * | 1975-09-25 | 1977-05-03 | Reliance Electric Company | Programmable controller |
| US4107785A (en) * | 1976-07-01 | 1978-08-15 | Gulf & Western Industries, Inc. | Programmable controller using microprocessor |
| US4303990A (en) * | 1976-07-01 | 1981-12-01 | Gulf & Western Industries, Inc. | Programmable controller using microprocessor |
| US4038533A (en) * | 1976-09-29 | 1977-07-26 | Allen-Bradley Company | Industrial control processor system |
| US4144562A (en) * | 1977-06-23 | 1979-03-13 | Ncr Corporation | System and method for increasing microprocessor output data rate |
| US4282584A (en) * | 1979-05-30 | 1981-08-04 | Allen-Bradley Company | Mini-programmable controller |
| US4302820A (en) * | 1979-08-20 | 1981-11-24 | Allen-Bradley Company | Dual language programmable controller |
| JPS56108109A (en) * | 1980-02-01 | 1981-08-27 | Fanuc Ltd | Programmable sequence controller |
-
1982
- 1982-05-12 JP JP57078280A patent/JPS58195902A/ja active Granted
-
1983
- 1983-02-02 KR KR1019830000410A patent/KR900005547B1/ko not_active Expired
- 1983-02-04 DE DE8383101065T patent/DE3380907D1/de not_active Expired - Lifetime
- 1983-02-04 DK DK048083A patent/DK163749C/da not_active IP Right Cessation
- 1983-02-04 EP EP83101065A patent/EP0093834B1/en not_active Expired
- 1983-02-07 US US06/464,213 patent/US4969119A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349802A (ja) * | 1986-08-19 | 1988-03-02 | Keyence Corp | プログラマブルコントロ−ラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0155483B2 (ja) | 1989-11-24 |
| US4969119A (en) | 1990-11-06 |
| EP0093834A3 (en) | 1984-09-26 |
| EP0093834B1 (en) | 1989-11-29 |
| DK48083D0 (da) | 1983-02-04 |
| KR840003853A (ko) | 1984-10-04 |
| DK163749B (da) | 1992-03-30 |
| DE3380907D1 (de) | 1990-01-04 |
| EP0093834A2 (en) | 1983-11-16 |
| DK163749C (da) | 1992-10-26 |
| DK48083A (da) | 1983-11-13 |
| KR900005547B1 (ko) | 1990-07-31 |
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