JPH0155483B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はプログラム可能なシーケンスコントロ
ーラのプログラム指定に対する入出力信号の論理
反転技術に係り、特に比較的小規模なシステムで
の高速制御に好適なシーケンスコントローラに関
する。

従来、リレー等を用いたシーケンス制御回路で
はリレー接点、特にａ接点、ｂ接点の組合せで制
御回路を構成しているが、複雑な回路、結線変更
作業等不便な点が多いため、近年では半導体回路
を主体とした、しかもプログラム可能なシーケン
ス制御装置（以下シーケンスコントローラと称
す）が種々提案されている。

このようなシーケンスコントローラでは、上記
したｂ接点のプログラム方法および論理演算方法
については種々の方法が行なわれている。

例えば、第１図はシーケンスコントローラの基
本的な構成を示したものであり、１は接点01（ａ
接点）、02（ｂ接点）、03（ａ接点）……ｍからなる
入力信号源であり、２は上記接点信号を受ける入
力部、３は、プログラムされたシーケンス内容を
記憶したユーザRAM５に基づいた論理演算を行
なう中央演算処理ユニツト（以下CPUと称す）
であり、この処理手順はシステムROM４に記憶
されている。また、６は上記CPUの演算結果を
外部へ伝えるための出力部である。７はシーケン
ス内容をプログラムするためのプログラム部であ
る。

このように構成されたシーケンスコントローラ
において、第２図のようなシーケンス回路の接点
情報は第３図のような各種方法によりユーザ
RAM５に記憶されている。

(a)について説明すると、LDは次に続く入力信
号01の接点信号を“入力せよ”という命令語であ
り、ANDNOTは次に続く入力信号02の接点信号
を“入力し、反転した後論理積を行なえ”という
命令語であり、これら命令語は特定の符号で定義
されている。

このようにユーザRAM５に記憶された内容
は、システムROM４の処理手順に従いCPU３に
より、まず、LDを読み“入力せよ”と解釈する
と次に処理作業を進め“01を読み”、さらにこの
01に相当する入力信号源の01を選択する処理作業
を行なつた後、接点信号を読む。

次に処理作業を進め、ANDNOTを読み命令語
の解釈を行ない、上記のように“02”を読みこれ
に相当する入力信号を選択し接点信号を読んだ
後、この場合、次に反転処理を行ない、さらに前
の接点入力信号（01）との論理積処理を行なう、
といつた具合にすべてシステムROM４の処理手
順により演算処理が行なわれている。

(b)の方法についても同様に行なわれるが、この
場合、反転処理のための符号が入力番号の一部に
定義されたものであり、またANDという命令は、
“以下に続く入力信号群の論理積を行なえ”と定
義されたものであり各部の動きに関しては、上記
(a)と大差はない。

以上のように従来例では、シーケンスプログラ
ムのｂ接点のための処理はａ接点信号の処理以上
に複雑となりまた、システムROM４により“ｂ
接点信号であるから反転せよ”という処理手順を
CPU３に対して与えなければならず処理時間が
遅くなるという大きな欠点がある。一般にシーケ
ンスプログラム上では入力信号をａ接点と同様に
ｂ接点としても多用される。

本発明の目的は、極めて簡単な回路により、上
記問題点を解決し、高速処理が行なえるプログラ
ム可能なシーケンスコントローラを提供すること
にある。

本発明は、シーケンスプログラムのｂ接点に対
応する入力信号の処理は反転して後段に伝達すれ
ば良いことに鑑み、入力信号の論理反転回路を設
け、反転動作を制御する論理反転信号をCPUの
論理演算時に不使用の既存の所定アドレス線を介
して論理反転回路に伝達し、更に、上記アドレス
線に時間遅れなく論理反転信号が発生出来るよう
に反転命令の記憶の仕方に工夫を凝らしたもので
ある。

以下、本発明の一実施例を第４図〜第５図に基
いて説明する。

本実施例は入力信号の論理反転回路を設け、該
回路を制御する信号としてCPUに有するアドレ
ス線を利用し、また、該アドレス線に上記制御信
号が発生できるようユーザRAM５の記憶方法に
工夫を凝らしシーケンスプログラムのｂ接点に対
応して入力信号の反転信号を入力するようにした
ものである。

第４図は入力信号源からCPUに致る部分の具
体的な回路図であり、従来例と同一部分には同一
符号を付して示す。２１，２２は入力部でデータ
セレクタICであり、CPU３のアドレス線AO―２
で伝えられるアドレス信号によつて各入力部に接
続されている入力信号源１のいずれか１個が選択
される。３２はCPUのアドレス線Ａ３―４で伝
えられるアドレス信号によつてチツプセレクト線
CS３，CS４を介して上記入力部のいづれか１個
を選択するデコーダである。３１はCPUのアド
レス線Ａ１２―１５で伝えられるアドレス信号に
よつてシステム全体の各部分を択一的に選択する
デコーダであり、図ではチツプセレクト線CS１，
CS２を介してそれぞれユーザRAM５とデコーダ
３２が択一的に選択される。DI１，DI２は入力
部２１，２２からのデータの信号をCPU２へ伝
達するためのデータ線である。

８は本発明によつて新たに設けられる論理反転
回路である。８１は受けたデータ信号をそのまま
後段へ伝える非反転ゲートとしてのゲート、８２
は受けたデータ信号を反転して後段へ伝える反転
ゲートとしてのインバータゲートである。両ゲー
ト８１，８２はCPUのアドレス線Ａ１０を介し
て伝えられるアドレス信号によつて開かれ、常時
は閉じている。８３は上記入力部が選択されたと
きにデータをCPUに伝えるためのゲートであり、
図示してない他のデータ線との競合を避けるた
め、３状態、すなわち“１”“０”“ハイインピー
ダンス”が可能なゲートである。

５は、ユーザの要求に従つたプログラム内容を
あらかじめ記憶されるユーザRAMであるが、こ
のユーザRAMには第５図に示すような形でシー
ケンス内容が記憶される。すなわち同図に示され
るように命令語をCPUが解釈、処理が直接行な
える“マシンコード”（LDA，ANDA）と一致
させると共に入力番号にはこの番号の入力信号を
反転させる反転命令（反転符号）を含ませた“実
アドレス”として定義した内容で記憶してある。
ここでLDAはCPUマシンコードであり、意味は
オペランド（マシンコードに続く内容）の示すア
ドレスからデータを読むことで、ANDAもCPU
マシンコードで、意味はオペランドの示すアドレ
スからデータを読み、前の結果との論理積を行な
うことである。同図ａに示されるものは、LDA
又はANDAの後の２行（各行８ビツト構成）分
で入力番号が構成され全体で16ビツトからなる。
今入力番号の下の行の右端〜左端までを０ビツト
〜７ビツトとし、上の行の右端〜左端を８ビツト
〜15ビツトとする。入力番号は０〜３ビツトで
「１」が表わされ、４〜７ビツトで「０」が表わ
され、そして10ビツト目に反転命令（“１”のと
き反転する）を表わすように構成されている。

さて、このように構成した回路における動作を
説明すると、CPUはこの場合ユーザRAM５の処
理手順により次々と行なうわけであるが、上記し
た“マシンコード”“実アドレス”で構成してい
るためCPUの基本機能として処理される。すな
わちマシンコードの読取りと解釈、オペランド
（マシンコードに続く内容）の読取り、オペラン
ドに対するアドレス情報をアドレス線への出力、
出力されたアドレス情報に対するデータ（この場
合入力信号源の信号状態）の読取り、等でありマ
シンコードおよびオペランドに応じた処理が短時
間で行なわれる。従つて第５図ａにおける処理は
次のようなCPU動作となる。

まず、マシンコードLDAが読出されオペラン
ドのアドレスからデータを読めと解釈し、次々、
オペランドの内容を読取り、アドレス線A₀〜A₁₅
にこの内容を発生させる。この場合、デコーダ回
路３１，３２により選択的にCS₂，CS₃が選択さ
れ、かつアドレス線A₀―₂により入力部２１が入
力信号01を選択し、データ線DI１に出力される。
ここで入力番号の10ビツト目が“０”であるため
アドレス線A₁₀（反転符号ビツト）を介して制御
信号としての反転信号が伝えられてゲート８１
（非反転ゲート）が選択され、さらにCS₂により
ゲート８３が開く。従つて入力信号01の内容はそ
のまま後段のCPU３に伝達される。

以上のCPU処理が終了すると次のマシンコー
ドを読取り（ANDA）、「オペランドの示すアド
レスとの論理積を行なえ」と解釈した後、入力信
号02を選択すべくアドレス線に出力しデータを読
む。この場合、10ビツト目に対応するアドレス線
A₁₀（反転符号ビツト）が“１”であるためゲー
ト８２（反転ゲート）が選択され、データは反転
（インバート・NOT）され、ゲート８３を経て後
段のCPU３に伝達され、続いて前の信号情報と
の論理積が行なわれる。

以上のようにして次々と処理が行なわれユーザ
メモリ５の最終処理が終了すると、再び先頭に戻
り同じことが高速で繰り返される。

ここで、比較的小規模なシステム構成、例えば
ユーザRAM５の容量を1Kバイト（1024）とすれ
ば、論理演算時のRAM内のアドレス指定として
Ａ０からＡ９が使用されるので、Ａ１０以上のア
ドレスが反転信号供給用として使用可能となる。
第４図、第５図ｂの実施例では、反転符号ビツト
を10ビツト目に記憶させてこれに対応するアドレ
ス線Ａ１０を制御線として用いたが、システムの
構成により演算時不使用の任意のアドレス線を制
御線に用いることができ、ユーザRAM５に記憶
する反転符号のビツトを上記アドレス線に対応付
けて配置記憶すれば良いことが容易に理解でき
る。また、CPUの基本機能に合わせて第５図ｂ
のようにすることも出来る。

すなわち、第５図ｂではユーザRAM５の１行
分に入力番号ビツトと反転符号付与ビツトを設け
ているもので、反転符号付与ビツトは最先頭のビ
ツトとしている。従つてこの場合は反転符号信号
を与えるアドレス線は第４図の場合A₁₀とは異な
ることになる。

外部の入力信号源からの信号を入力部を介して
CPUに入力するよう構成されたものに本発明を
適用したものについて説明したが、これに限るこ
となく、第９図に示されるようにCPU３の出力
の一部を論理反転回路８を介して入力部２１又は
２２の端子の一つに接続し、CPUの出力信号を
入力信号として扱うよう構成し、システム内部で
発生される各種の入出力信号を論理反転回路を介
して伝達するようにしてもよい。

さらに本実施例は、アドレス線、データ線が分
離されたCPUにより実施したものであるが、ア
ドレス線、データ線をまとめ多重としたいわゆる
マルチプレクス方式であつても、アドレス線（反
転符号ビツト）をラツチすることにより同様に行
なえる。

上記実施例は、反転符号の付与ビツトの位置を
変えることにより、広い範囲の入出力番号数（接
点数）を扱うことができる。例えば反転符号ビツ
トをA₁₁に変更することにより1024点から2048点
に拡張できる。従つて、より上位のビツトを反転
符号ビツトとすれば、論理演算時の使用可能な下
位ビツトが増加するので、このビツトで表現出来
る入出力番号数を増大出来る。また、上記使用可
能な下位ビツトの増加はこれらのビツトに対応す
るアドレス数も増加するので、指定出来るアドレ
スが増加してユーザRAM容量も増加出来る。

次に他の実施例について説明する。

第７図は、CPU３に有する内部レジスタ３３
のようすを示したものであり、この場合、16ビツ
ト長の修飾可能なレジスタであり、この一部例え
ばビツト１０（b₁₀）を反転符号保持ビツトとし
たものである。（他ビツトは全て“０”） また、第８図は、シーケンスプログラムを記憶
するユーザRAM５の記憶内容のようすを示した
ものであり、入出力数は８ビツトで表現される
256点以下の比較的小規模なシステムの場合の実
施例であり、この８ビツトより上位のビツトに対
応するアドレス線が入出力の指定用以外に用いる
ことが出来る。なおこの実施例は、先の実施例の
ユーザRAMの反転符号に相当するものを削除し
たものである。このうち、ANDAXはCPUマシ
ンコードであるが、次のような意味を持つ。この
ときＸが論理反転命令となる。

以上のシーケンスプログラム内容から動作を説
明すると、 まず、CPU３はユーザRAM５の先頭LDAと
いうマシンコードを読み取り、（これは先の実施
例と同じ）次に続くオペランドの示す内容（この
場合入力番号01）のアドレス情報をアドレス線
A₀〜A₁₅に発し、（アドレス線A₁₀は“０”）デー
タ線DI２から接点信号を受取る。この場合、内
部レジスタ３３は無関係である。

次に、CPU３はANDAXというマシンコード
を読取るわけであるが、前記説明したようにこの
場合、内部レジスタ３３の値と次に続くオペラン
ドの値、すなわち0402（16進数表現）のアドレス
情報となるため、アドレス線A₀―₁₅のうちA₁₀に
も反転信号として“１”が発せられる。このアド
レス線A₁₀は前述した内部レジスタ３３の反転符
号ビツトに対応したものであり、この信号により
論理反転回路が制御され、反転ゲート８２が動作
し入力信号を反転しCPU３に伝えられる。そし
てCPU３は前の内容と論理積が行なわれるわけ
である。

以下、ユーザRAM５に記憶されたシーケンス
プログラムにより次々とCPU３の処理が短時間
で行なわれ最終処理が終了すると再び先頭に戻り
繰り返し行なわれる。

この実施例によれば、修飾可能な内部レジスタ
３３に反転符号を配置しかつユーザRAM５内の
CPUマシンコードに修飾符号を付けることによ
り出力信号の論理反転を容易に行なうことができ
るため、ユーザRAM５内に多くのシーケンスプ
ログラムを記憶することができる。例えばユーザ
RAMの容量を先の実施例と同じ1Kバイトで計算
するならば、 1024÷２＝512プログラム数 となり先の実施例より1.5倍となる。最初の実施
例では、一命令当り３バイト必要としているの
で、ユーザRAM５の容量を1Kとすると 1024÷３＝341のプログラム数となる。

また、本実施例では、反転符号を内部レジスタ
３３のb₁₀に配置し対応したアドレス線A₁₀を用い
たが、システム構成により、任意位置に配置する
ことができる。

また、本実施例では入力部２１，２２とCPU
３との間に論理反転回路を設けた例について説明
したがこれに限ることなく、第１０図に示すよう
に、CPU３と出力部６との間に論理反転回路８
を設けCPU３の出力を反転して出力部６に伝達
するようにしてもよい。

以上のことから明らかなように本発明によれ
ば、論理反転回路とこれの制御線としての中央演
算処理ユニツトの論理演算時に不使用の既存の所
定アドレス線により、記憶部内の反転命令の存在
に基づいて論理反転信号を上記所定アドレス線を
介して速やかに論理反転回路に供給することが出
来るので、極めて簡単な構成でかつ速やかに入力
信号の論理反転処理が行え、演算の高速化に大き
く貢献（従来方式に比し２〜10倍）することがで
きる。

さらに、CPU内のレジスタとユーザRAMに工
夫をこらせば、ユーザRAMの容量の利用効率を
上げることができ、特に小規模システムのシーケ
ンス制御では有効である。

【図面の簡単な説明】

第１図はプログラム可能なシーケンスコントロ
ーラの基本的な構成図、第２図、第３図は従来例
を説明するためのシーケンス回路およびシーケン
スプログラムの手順を示す説明図、第４図は本発
明を説明するための一実施例のブロツク図、第５
図はこのシーケンスプログラムの記憶内容を示し
た説明図、第６図は、他の実施例のブロツク構成
図、第７図は同じくCPU内のレジスタの記憶状
態を示す説明図、第８図は、同じくユーザRAM
内の記憶内容を示す説明図、第９図はシステム内
部で発生される各種の入出力信号を論理反転回路
を介して伝達するようにした例を示すブロツク
図、第１０図はCPUと出力部との間に論理反転
回路を設けた例を示すブロツク図である。 ２：入力部、３：中央演算処理ユニツト、５：
記憶部、６：出力部、８：論理反転回路、８１：
非反転ゲート、８２：反転ゲート、８３：３状態
ゲート、A₁₀：アドレス線（反転符号ビツト）、
３３：修飾可能なCPU内部レジスタ、
ANDAX：修飾符号付CPUマシンコード。

Claims (1)

1. 【特許請求の範囲】 １ 外部の入力信号を取り込む入力部と、外部負
   荷を駆動する出力信号を発生する出力部と、所定
   ビツトに論理反転命令を含ませてプログラムされ
   たシーケンス内容を記憶する記憶部と、上記記憶
   部のシーケンス内容に基づいて上記入力信号につ
   いて論理演算を行ないその結果を上記出力部へ送
   出する中央演算処理ユニツトと、上記入力部から
   上記中央演算処理ユニツトに至る経路に設けられ
   て上記シーケンス内容の論理反転命令の存在に基
   づいて入力信号を論理反転して上記中央演算処理
   ユニツトに伝える論理反転回路を備え、上記論理
   反転回路は上記中央演算処理ユニツトの論理演算
   時に不使用の所定アドレス線の信号が供給される
   ように上記中央演算処理ユニツトと接続され、上
   記中央演算処理ユニツトは論理演算時に上記シー
   ケンス内容の論理反転命令の存在に基づいて上記
   所定アドレス線に論理反転信号を出力することを
   特徴とするシーケンスコントローラ。 ２ 前記記憶部は論理反転命令をオペランドの上
   記所定アドレス線に対応するビツト位置に記憶
   し、上記中央演算処理ユニツトは論理演算時に上
   記論理反転命令を上記ビツトから上記所定アドレ
   ス線に論理反転信号として送出することを特徴と
   する特許請求の範囲第１項記載のシーケンスコン
   トローラ。 ３ 上記中央演算処理ユニツトは修飾可能な内部
   レジスタを備え、この内部レジスタの上記所定ア
   ドレス線に対応するビツト位置に論理反転符号を
   記憶し、上記記憶部は論理反転命令として修飾符
   号を記憶し、上記中央演算処理ユニツトは論理演
   算時に上記記憶部の修飾符号の存在に基づいて上
   記内部レジスタの論理反転符号を上記アドレス線
   に送出することを特徴とする特許請求の範囲第１
   項記載のシーケンスコントローラ。