JPS58196677A - 仮想マシンシステムにおけるアドレス変換方式 - Google Patents
仮想マシンシステムにおけるアドレス変換方式Info
- Publication number
- JPS58196677A JPS58196677A JP57078660A JP7866082A JPS58196677A JP S58196677 A JPS58196677 A JP S58196677A JP 57078660 A JP57078660 A JP 57078660A JP 7866082 A JP7866082 A JP 7866082A JP S58196677 A JPS58196677 A JP S58196677A
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- Japan
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- real
- virtual machine
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野の説明）
本発明は仮想マシンシステムにおけるアドレス嚢換万式
に１ｌｉＬ、特に斯かるアドレス変換方式の構成に関す
る。
に１ｌｉＬ、特に斯かるアドレス変換方式の構成に関す
る。
（従来技術の説明）
従来から仮想マシンシステムにおいては、アドレス変換
テーブルを主記憶装置の内部に設け、仮想マシン上のア
ドレスを実アドレスＫｆ換していたため、アドレス変換
の速度が低いという欠点があった。
テーブルを主記憶装置の内部に設け、仮想マシン上のア
ドレスを実アドレスＫｆ換していたため、アドレス変換
の速度が低いという欠点があった。
（発明の詳細な説明）
本発明の目的は、仮想マシン識別子の一部分と仮想マシ
ン上の実アドレスの一部分とをアドレス変換バッファの
キイ部として使用し、実アドレスの一部分または全部を
アドレス変換バッファのデータ部として使用して仮想マ
シン上で実アドレスのキイ部以外の部分とキイ部以外の
仮想マシン識別子とをアドレス変換バッファのアドレス
としてアドレス変換バッファ内容の読出し、あるいは書
込みを実行すると共に１アドレス費換バツフアから読出
されたデータのキイ部がアドレス情報の対応する部分と
一致した場合にはデータ部を実アドレスの一部または全
部とし、一致しなかった場合にはアドレス変換テーブル
からアドレス変換部によって求めたアドレス情報を実ア
ドレスの一部首たけ全部として使用することＫより上記
欠点を除去シ、仮ｊｌｌｖシンシステムにおけるアドレ
ス変換を高速化する方式を提供することである。
ン上の実アドレスの一部分とをアドレス変換バッファの
キイ部として使用し、実アドレスの一部分または全部を
アドレス変換バッファのデータ部として使用して仮想マ
シン上で実アドレスのキイ部以外の部分とキイ部以外の
仮想マシン識別子とをアドレス変換バッファのアドレス
としてアドレス変換バッファ内容の読出し、あるいは書
込みを実行すると共に１アドレス費換バツフアから読出
されたデータのキイ部がアドレス情報の対応する部分と
一致した場合にはデータ部を実アドレスの一部または全
部とし、一致しなかった場合にはアドレス変換テーブル
からアドレス変換部によって求めたアドレス情報を実ア
ドレスの一部首たけ全部として使用することＫより上記
欠点を除去シ、仮ｊｌｌｖシンシステムにおけるアドレ
ス変換を高速化する方式を提供することである。
（発明の構成と作用の説明）
本発明によるアドレス変換方式は仮想マシンシステ五に
おいて使用される実チヤネル制御１ｉｉｆｌに含まれる
。本発明による仮想マシンシステムにおけるアドレス変
換方丈はアドレス変換バッファと。
おいて使用される実チヤネル制御１ｉｉｆｌに含まれる
。本発明による仮想マシンシステムにおけるアドレス変
換方丈はアドレス変換バッファと。
アドレス変換部と、アドレス変換バッファ制御部と、ア
ドレスレジスタと、比較部と２選択部とを具備し、て構
成し走力式である。アドレス変換バッファは仮Ｓマシン
識別子の一部分と仮想マシン上の実アドレスの一部分と
をキイ部としてアドレス変換テーブルを格納するもので
ある。アドレス変換テーブルのデータ部は実アドレスの
一部分または全部から成立つ。よって、アドレス変換部
は７ １１ドレス変換テーブルによって仮想マシン
上の実アドレスを実マシン上の実アドレスの一部を丸は
全部に変換するものである。アドレス変換バッファ制御
部はアドレス変換部によって求めえ集アドレスの一部ま
たは全部をアドレス変換バッファのデータ部に書込み、
仮想ｉシン識別子の一部分と仮想マシン上の実アドレス
の一部分とをアドレス変換バッファのキイ部に書込むも
のである。アドレスレジスタはキイ部以外の仮想マシン
識別子と。
ドレスレジスタと、比較部と２選択部とを具備し、て構
成し走力式である。アドレス変換バッファは仮Ｓマシン
識別子の一部分と仮想マシン上の実アドレスの一部分と
をキイ部としてアドレス変換テーブルを格納するもので
ある。アドレス変換テーブルのデータ部は実アドレスの
一部分または全部から成立つ。よって、アドレス変換部
は７ １１ドレス変換テーブルによって仮想マシン
上の実アドレスを実マシン上の実アドレスの一部を丸は
全部に変換するものである。アドレス変換バッファ制御
部はアドレス変換部によって求めえ集アドレスの一部ま
たは全部をアドレス変換バッファのデータ部に書込み、
仮想ｉシン識別子の一部分と仮想マシン上の実アドレス
の一部分とをアドレス変換バッファのキイ部に書込むも
のである。アドレスレジスタはキイ部以外の仮想マシン
識別子と。
キイ部以外であって仮想マシン上の奥アドレスの一部と
をアドレス情報として使用し、アドレス変換バッファの
書込み、読出しを実行するえめの一時記憶装置である。
をアドレス情報として使用し、アドレス変換バッファの
書込み、読出しを実行するえめの一時記憶装置である。
比較部はアドレス変換バッファから送出された読出しデ
ータのキイ部と、アドレスレジスタにセットされえアド
レス情報の対応する部分とが一致するか否かを検出する
４のである。比較部によって一致が検出されたとＩＫは
選択部はアドレス変換バッファからＯ読出しデータを実
マシンの実アドレス部の一部★えは全部として選択し、
一致が検出されないとｔｌＫは選択部はアドレス変換部
によって求めえアドレス情報を実マシンの実アドレスの
一部または全部として選択する。
ータのキイ部と、アドレスレジスタにセットされえアド
レス情報の対応する部分とが一致するか否かを検出する
４のである。比較部によって一致が検出されたとＩＫは
選択部はアドレス変換バッファからＯ読出しデータを実
マシンの実アドレス部の一部★えは全部として選択し、
一致が検出されないとｔｌＫは選択部はアドレス変換部
によって求めえアドレス情報を実マシンの実アドレスの
一部または全部として選択する。
（実施例の説明）
次に本発明について図面を参照して詳細Ｋ１１２明する
。
。
第１図は本発明によって仮想マシンシステムにおけるア
ドレス変換方式を実現するえめの一実施例を示す装置の
１０ツク図である。第１図においてアドレス変換方丈を
実現する装置はアドレスレジスタ１と、アドレス変換バ
ッファ１と、比較部３と。
ドレス変換方式を実現するえめの一実施例を示す装置の
１０ツク図である。第１図においてアドレス変換方丈を
実現する装置はアドレスレジスタ１と、アドレス変換バ
ッファ１と、比較部３と。
選択部４と、アドレス変換部５と、アドレス変換バッツ
ァ制御ｌｉ路Ｓとから成立つ。仮想！シンシステムに使
用される実チヤネル制御装置において、仮１１１−ｆシ
ン識別子と仮ｉｌ！！シン上の実アドレスとがアドレス
情報としてアドレスレジスタ１に与えられる。そこでキ
イ部以外の仮想マシン識別子とキイ部以外の仮想マシン
上の実アドレスお一部分とがアドレスレジスタ１かも信
号線１０１を介してアドレス変換バッファ２にアドレス
として与えられる。このアドレスにし九がってアドレス
変換バッファ２の内容が読出される。アドレス変換パツ
ファ２から読出されたデータのうち仮想マシン識別子の
一部分ならびに仮想マシン上の実アドレスの一部分はキ
イ部となるが、これらの信号が信号線１０４に出力され
る。比較部３ではアドレスレジスタ１から信号線１００
を介して送出されるキイ部のデータと、信号ｌ１１０４
を介してアドレス変換バッファ２から読出されたデータ
の一部分とが比較される。比較部３で両データに一致が
とれると信号線１０１の信号の状態がＩＫなる。そζで
選択部４では信号線１０５に読出されているアドレス変
換バッファ２の内容のデータ部を選択する。信号線１０
Ｔではこのデータ部は実アドレスの一部となる。実アド
レスは信号線１０７に送出されたデータと信号線１０２
に送出されたデータとから成立つ。信号線１（ｌに送出
されたデータはアドレスレジスタ１に与えられたデータ
のうち変換が不要な部分である。上のよう圧して求めた
実アドレスを使用してキャツシエメモリを九は主記憶装
置をアクセスしアドレシングする。比較部３で上記両デ
ータ間の一致が得られなかった場合には、変換すべきデ
ータを信号線１０３を介してアドレス変換部２へ入力し
、アドレス変換した出力を選択部４によって選択し、信
号線１０７に出力する。このと龜、アドレス変換バッフ
ァ制御部・によってアドレスレジスタ１の値がアドレス
変換されるが、アドレス変換された値が出力されるまで
保持すぺ車信号は信号線１０９を介してアドレス１換バ
ッファ制御部・から指示される。アドレス変換された籠
が出力され′た抜、信号線１１０を介してアドレス変換
バッファ２に対してキイ部とデータ部とを書込むための
指示がアドレス変換バッファ制御回路−から送出される
。
ァ制御ｌｉ路Ｓとから成立つ。仮想！シンシステムに使
用される実チヤネル制御装置において、仮１１１−ｆシ
ン識別子と仮ｉｌ！！シン上の実アドレスとがアドレス
情報としてアドレスレジスタ１に与えられる。そこでキ
イ部以外の仮想マシン識別子とキイ部以外の仮想マシン
上の実アドレスお一部分とがアドレスレジスタ１かも信
号線１０１を介してアドレス変換バッファ２にアドレス
として与えられる。このアドレスにし九がってアドレス
変換バッファ２の内容が読出される。アドレス変換パツ
ファ２から読出されたデータのうち仮想マシン識別子の
一部分ならびに仮想マシン上の実アドレスの一部分はキ
イ部となるが、これらの信号が信号線１０４に出力され
る。比較部３ではアドレスレジスタ１から信号線１００
を介して送出されるキイ部のデータと、信号ｌ１１０４
を介してアドレス変換バッファ２から読出されたデータ
の一部分とが比較される。比較部３で両データに一致が
とれると信号線１０１の信号の状態がＩＫなる。そζで
選択部４では信号線１０５に読出されているアドレス変
換バッファ２の内容のデータ部を選択する。信号線１０
Ｔではこのデータ部は実アドレスの一部となる。実アド
レスは信号線１０７に送出されたデータと信号線１０２
に送出されたデータとから成立つ。信号線１（ｌに送出
されたデータはアドレスレジスタ１に与えられたデータ
のうち変換が不要な部分である。上のよう圧して求めた
実アドレスを使用してキャツシエメモリを九は主記憶装
置をアクセスしアドレシングする。比較部３で上記両デ
ータ間の一致が得られなかった場合には、変換すべきデ
ータを信号線１０３を介してアドレス変換部２へ入力し
、アドレス変換した出力を選択部４によって選択し、信
号線１０７に出力する。このと龜、アドレス変換バッフ
ァ制御部・によってアドレスレジスタ１の値がアドレス
変換されるが、アドレス変換された値が出力されるまで
保持すぺ車信号は信号線１０９を介してアドレス１換バ
ッファ制御部・から指示される。アドレス変換された籠
が出力され′た抜、信号線１１０を介してアドレス変換
バッファ２に対してキイ部とデータ部とを書込むための
指示がアドレス変換バッファ制御回路−から送出される
。
（発明の詳細な説明）
本発＠には以上説明したように、実チャネル制御装置の
アドレス変換バッファのキイ部として仮想マシン識別子
の一部分と仮想マシン上の実アドレス０一部分とを設定
し、アドレス変換バッファのアドレス情−としてキイ部
以外の仮想〜シン識 ′１別子と、＆層マン
ｙ上の実アドレスのキイ部以外Ｏアドレス情報の一部と
をアドレスレジスタに与え、アドレス変換バッファのキ
イ部がアドレスレジスタの相当する部分の内容に一致し
たときデータ部として読出した実アドレスの一部ｔえは
全部をアクセスすべきメモリの実アドレスの一部または
全部として使用することＫよシ仮想マシンシステムにお
けるアドレス変換を高速化できるという効果がある。
アドレス変換バッファのキイ部として仮想マシン識別子
の一部分と仮想マシン上の実アドレス０一部分とを設定
し、アドレス変換バッファのアドレス情−としてキイ部
以外の仮想〜シン識 ′１別子と、＆層マン
ｙ上の実アドレスのキイ部以外Ｏアドレス情報の一部と
をアドレスレジスタに与え、アドレス変換バッファのキ
イ部がアドレスレジスタの相当する部分の内容に一致し
たときデータ部として読出した実アドレスの一部ｔえは
全部をアクセスすべきメモリの実アドレスの一部または
全部として使用することＫよシ仮想マシンシステムにお
けるアドレス変換を高速化できるという効果がある。
第１図は本発明によて構成し九仮想マシンシステムにお
けるアドレス変換方式の一実施例を示すブロック図であ
る。 １・・・アドレスレジスタ ２・・・アドレス変換バッファ ３・・・比較部 ４・・・選択部 ５＠・・アドレス変換部 ６・・・アドレス変換バッファ制御部 １００〜１１０・拳・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
けるアドレス変換方式の一実施例を示すブロック図であ
る。 １・・・アドレスレジスタ ２・・・アドレス変換バッファ ３・・・比較部 ４・・・選択部 ５＠・・アドレス変換部 ６・・・アドレス変換バッファ制御部 １００〜１１０・拳・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- 実チヤネル制御装置に含まれ、仮想ｉシンシステムにお
いて使用されるアドレス変換方式において、仮想マシン
識別子の一部分と仮想マシン上の実アドレスの一部分と
をキイ部として使用［７、実アドレスの一部分または全
部をデータ部として使用し走アドレス変換バツンアと、
アドレス変換テーブルによって前記仮想マシン上の実ア
ドレスを実マシン上の実アドレスの一部または全部に変
換するためのアトｔ・ス変換部と、前記アドレス変換部
によって求めた萌配実アドレスの一部ま亀は全部を前記
アドレス変換バッファのデータ部に書込み、前記仮想マ
シン識別子の一部分と前記仮想マシン上の実アドレスの
一部分とをアドレス変換バッファのキイ部に書込むため
のアドレス変換バッフ７制御部と、帥配キイ部以外の仮
想マシン識別子と、紡配キイ部以外であって前記仮想マ
シン上０実アドレスの一部とをアドレスとして前記アド
レス変換バッファの書込み、読出しを実行するためのア
ドレスレジスタと、前記アドレス変換バッファから送出
され九読出しデータのキイ部と、前記アドレスレジスタ
にセットされた前記アドレス情報の対応する部分とが一
致するか否かを検出するための比較部と、＃記比較部に
よって帥記−歇が検出され九と１には前記アドレス変換
バッファからの読出しデータを前記実マシンの酌記実ア
ドレスの一部または全部として選択し、前記一致が検出
されない時には前記アドレス変換部によって求めたアド
レス情報を前記実マシンの帥記実アドレスの一部まえは
全部として選択するための選択部とをＡＩｉしたこと−
を特徴とする懺曾によって構成し九仮想マシンシステム
におけるアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078660A JPS58196677A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078660A JPS58196677A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58196677A true JPS58196677A (ja) | 1983-11-16 |
Family
ID=13668010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078660A Pending JPS58196677A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196677A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121531A (en) * | 1977-03-31 | 1978-10-24 | Hitachi Ltd | Input/output channel |
| JPS55105884A (en) * | 1979-02-01 | 1980-08-13 | Hitachi Ltd | Address conversion device |
-
1982
- 1982-05-11 JP JP57078660A patent/JPS58196677A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121531A (en) * | 1977-03-31 | 1978-10-24 | Hitachi Ltd | Input/output channel |
| JPS55105884A (en) * | 1979-02-01 | 1980-08-13 | Hitachi Ltd | Address conversion device |
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