JPS6218065B2 - - Google Patents
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- Publication number
- JPS6218065B2 JPS6218065B2 JP57078664A JP7866482A JPS6218065B2 JP S6218065 B2 JPS6218065 B2 JP S6218065B2 JP 57078664 A JP57078664 A JP 57078664A JP 7866482 A JP7866482 A JP 7866482A JP S6218065 B2 JPS6218065 B2 JP S6218065B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- virtual machine
- real
- address translation
- data
- Prior art date
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- Expired
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
（技術分野の説明）
本発明は仮想マシンシステムにおけるアドレス
変換方式に関し、特に斯かるアドレス変換方式の
構成に関する。
変換方式に関し、特に斯かるアドレス変換方式の
構成に関する。
（従来技術の説明）
従来から仮想マシンシステムにおいては、アド
レス変換テーブルを主記憶装置の内部に設け、仮
想マシン上のアドレスを実アドレスに変換してい
たため、アドレス変換の速度が低いと云う欠点が
あつた。
レス変換テーブルを主記憶装置の内部に設け、仮
想マシン上のアドレスを実アドレスに変換してい
たため、アドレス変換の速度が低いと云う欠点が
あつた。
（発明の目的の説明）
本発明の目的は、仮想マシン識別子の一部分と
仮想マシン上のアドレスの一部分とをアドレス変
換バツフアのキイ部として使用し、実アドレスの
一部分または全部をアドレス変換バツフアのデー
タ部として使用して、仮想マシン識別子の一部分
と、仮想マシン上の仮想アドレス／実アドレス識
別子と、仮想マシン上でアドレスのキイ部以外の
一部分とをアドレス変換バツフアのアドレスとし
てアドレス変換バツフア内容の読出し、あるいは
書込みを実行すると共に、アドレス変換バツフア
から読出されたデータのキイ部がアドレス情報の
対応する部分と一致した場合にはデータ部を実ア
ドレスの一部または全部とし、一致しなかつた場
合にはアドレス変換テーブルからアドレス変換部
によつて求めたアドレス情報を実アドレスの一部
または全部として使用することにより上記欠点を
除去し、仮想マシンシステムにおけるアドレス変
換を高速化する方式を提供することである。
仮想マシン上のアドレスの一部分とをアドレス変
換バツフアのキイ部として使用し、実アドレスの
一部分または全部をアドレス変換バツフアのデー
タ部として使用して、仮想マシン識別子の一部分
と、仮想マシン上の仮想アドレス／実アドレス識
別子と、仮想マシン上でアドレスのキイ部以外の
一部分とをアドレス変換バツフアのアドレスとし
てアドレス変換バツフア内容の読出し、あるいは
書込みを実行すると共に、アドレス変換バツフア
から読出されたデータのキイ部がアドレス情報の
対応する部分と一致した場合にはデータ部を実ア
ドレスの一部または全部とし、一致しなかつた場
合にはアドレス変換テーブルからアドレス変換部
によつて求めたアドレス情報を実アドレスの一部
または全部として使用することにより上記欠点を
除去し、仮想マシンシステムにおけるアドレス変
換を高速化する方式を提供することである。
（発明の構成と作用の説明）
本発明によるアドレス変換方式は仮想マシンシ
ステムにおいて使用される実チヤネル制御装置に
含まれる。本発明による仮想マシンシステムにお
けるアドレス変換方式はアドレス変換バツフア
と、アドレス変換部と、アドレス変換バツフア制
御部と、アドレスレジスタと、比較部と、選択部
とを具備して構成した方式である。アドレス変換
バツフアは仮想マシン識別子の一部分と仮想マシ
ン上のアドレスの一部分とをキイ部として使用
し、アドレス変換テーブルを格納するものであ
る。アドレス変換テーブルのデータ部は実アドレ
スの一部分、または全部から成立つ。よつて、ア
ドレス変換部はアドレス変換テーブルによつて仮
想マシン上の仮想アドレス、または実アドレスを
実マシン上の実アドレスの一部、または全部に変
換するものである。アドレス変換バツフア制御部
はアドレス変換部によつて求めた実アドレスの一
部、または全部をアドレス変換バツフアのデータ
部に書込み、仮想マシン識別子の一部分と仮想マ
シン上のアドレスの一部とをアドレス変換バツフ
アのキイ部に書込むものである。アドレスレジス
タはキイ部以外の仮想マシン識別子、仮想マシン
上の仮想アドレス／実アドレス識別子、およびキ
イ部以外であつて仮想マシン上のアドレスの一部
をアドレス情報として使用し、アドレス変換バツ
フアの書込み、読出しを実行するための一時記憶
装置である。比較部はアドレス変換バツフアから
送出された読出しデータのキイ部と、アドレスレ
ジスタにセツトされたアドレス情報の対応する部
分とが一致するか否かを検出するものである。比
較部によつて一致が検出された時には、選択部は
アドレス変換バツフアからの読出しデータを実マ
シンの実アドレス部の一部、または全部として選
択し、一致が検出されない時には、選択部はアド
レス変換部によつて求めたアドレス情報を実マシ
ンの実アドレスの一部、または全部として選択す
る。
ステムにおいて使用される実チヤネル制御装置に
含まれる。本発明による仮想マシンシステムにお
けるアドレス変換方式はアドレス変換バツフア
と、アドレス変換部と、アドレス変換バツフア制
御部と、アドレスレジスタと、比較部と、選択部
とを具備して構成した方式である。アドレス変換
バツフアは仮想マシン識別子の一部分と仮想マシ
ン上のアドレスの一部分とをキイ部として使用
し、アドレス変換テーブルを格納するものであ
る。アドレス変換テーブルのデータ部は実アドレ
スの一部分、または全部から成立つ。よつて、ア
ドレス変換部はアドレス変換テーブルによつて仮
想マシン上の仮想アドレス、または実アドレスを
実マシン上の実アドレスの一部、または全部に変
換するものである。アドレス変換バツフア制御部
はアドレス変換部によつて求めた実アドレスの一
部、または全部をアドレス変換バツフアのデータ
部に書込み、仮想マシン識別子の一部分と仮想マ
シン上のアドレスの一部とをアドレス変換バツフ
アのキイ部に書込むものである。アドレスレジス
タはキイ部以外の仮想マシン識別子、仮想マシン
上の仮想アドレス／実アドレス識別子、およびキ
イ部以外であつて仮想マシン上のアドレスの一部
をアドレス情報として使用し、アドレス変換バツ
フアの書込み、読出しを実行するための一時記憶
装置である。比較部はアドレス変換バツフアから
送出された読出しデータのキイ部と、アドレスレ
ジスタにセツトされたアドレス情報の対応する部
分とが一致するか否かを検出するものである。比
較部によつて一致が検出された時には、選択部は
アドレス変換バツフアからの読出しデータを実マ
シンの実アドレス部の一部、または全部として選
択し、一致が検出されない時には、選択部はアド
レス変換部によつて求めたアドレス情報を実マシ
ンの実アドレスの一部、または全部として選択す
る。
（実施例の説明）
次に本発明について図面を参照して詳細に説明
する。
する。
第１図は本発明によつて仮想マシンシステムに
おけるアドレス変換方式を実現するための一実施
例を示す装置のブロツク図である。第１図におい
てアドレス変換方式を実現する装置はアドレスレ
ジスタ１と、アドレス変換バツフア２と、比較部
３と、選択部４と、アドレス変換部５と、アドレ
ス変換バツフア制御部６とから成立つ。仮想マシ
ンシステムに使用される実チヤネル制御装置にお
いて、仮想マシン識別子と、仮想マシン上の仮想
アドレス／実アドレス識別子と、仮想マシン上の
実アドレスとがアドレス情報としてアドレスレジ
スタ１に与えられる。そこで、キイ部以外の仮想
マシン識別子と、仮想マシン上の仮想アドレス／
実アドレス識別子と、キイ部以外の仮想マシン上
のアドレスの一部が、アドレスレジスタ１から信
号線１０１を介してアドレス変換バツフア２にア
ドレスとして与えられる。このアドレスに従つ
て、アドレス変換バツフア２の内容が読出され
る。アドレス変換バツフア２から読出されたデー
タのうち、仮想マシン識別子の一部分、ならびに
仮想マシン上のアドレスの一部分が信号線１０４
に出力される。比較部３ではアドレスレジスタ１
から信号線１００を介して送出されるキイ部のデ
ータと信号線１０４を介してアドレス変換バツフ
ア２から読出されたデータの一部分とが比較され
る。比較部３で両データに一致がとれると信号線
１０８の信号の状態が１になる。そこで選択部４
では信号線１０５に読出されているアドレス変換
バツフア２の内容のデータ部を選択する。信号線
１０７ではこのデータ部は実アドレスの一部とな
る。実アドレスは信号線１０７に送出されたデー
タと、信号線１０２に送出されたデータとから成
立つ。信号線１０２に送出されたデータは、アド
レスレジスタ１に与えられたデータのうち、変換
が不要な部分である。上の様にして求めた実アド
レスを使用して、キヤツシユメモリ、または主記
憶装置をアクセスし、アドレシングする。比較部
３で上記両データ間の一致が得られなかつた場合
には、変換すべきデータを信号線１０３を介して
アドレス変換部５へ入力し、アドレス変換した出
力をセレクタ４によつて選択し、信号線１０７に
出力する。この時、アドレス変換バツフア制御部
６によつてアドレスレジスタ１の値がアドレス変
換されるが、アドレス変換された値が出力される
まで保持すべき信号は信号線１０９を介してアド
レス変換バツフア制御部６から指示される。アド
レス変換された値が出力された後、信号線１１０
を介してアドレス変換バツフア２に対して、キイ
部とデータ部とを書込むための指示がアドレス変
換バツフア制御部６から送出される。
おけるアドレス変換方式を実現するための一実施
例を示す装置のブロツク図である。第１図におい
てアドレス変換方式を実現する装置はアドレスレ
ジスタ１と、アドレス変換バツフア２と、比較部
３と、選択部４と、アドレス変換部５と、アドレ
ス変換バツフア制御部６とから成立つ。仮想マシ
ンシステムに使用される実チヤネル制御装置にお
いて、仮想マシン識別子と、仮想マシン上の仮想
アドレス／実アドレス識別子と、仮想マシン上の
実アドレスとがアドレス情報としてアドレスレジ
スタ１に与えられる。そこで、キイ部以外の仮想
マシン識別子と、仮想マシン上の仮想アドレス／
実アドレス識別子と、キイ部以外の仮想マシン上
のアドレスの一部が、アドレスレジスタ１から信
号線１０１を介してアドレス変換バツフア２にア
ドレスとして与えられる。このアドレスに従つ
て、アドレス変換バツフア２の内容が読出され
る。アドレス変換バツフア２から読出されたデー
タのうち、仮想マシン識別子の一部分、ならびに
仮想マシン上のアドレスの一部分が信号線１０４
に出力される。比較部３ではアドレスレジスタ１
から信号線１００を介して送出されるキイ部のデ
ータと信号線１０４を介してアドレス変換バツフ
ア２から読出されたデータの一部分とが比較され
る。比較部３で両データに一致がとれると信号線
１０８の信号の状態が１になる。そこで選択部４
では信号線１０５に読出されているアドレス変換
バツフア２の内容のデータ部を選択する。信号線
１０７ではこのデータ部は実アドレスの一部とな
る。実アドレスは信号線１０７に送出されたデー
タと、信号線１０２に送出されたデータとから成
立つ。信号線１０２に送出されたデータは、アド
レスレジスタ１に与えられたデータのうち、変換
が不要な部分である。上の様にして求めた実アド
レスを使用して、キヤツシユメモリ、または主記
憶装置をアクセスし、アドレシングする。比較部
３で上記両データ間の一致が得られなかつた場合
には、変換すべきデータを信号線１０３を介して
アドレス変換部５へ入力し、アドレス変換した出
力をセレクタ４によつて選択し、信号線１０７に
出力する。この時、アドレス変換バツフア制御部
６によつてアドレスレジスタ１の値がアドレス変
換されるが、アドレス変換された値が出力される
まで保持すべき信号は信号線１０９を介してアド
レス変換バツフア制御部６から指示される。アド
レス変換された値が出力された後、信号線１１０
を介してアドレス変換バツフア２に対して、キイ
部とデータ部とを書込むための指示がアドレス変
換バツフア制御部６から送出される。
（発明の効果の説明）
本発明には以上説明したように、実チヤネル制
御装置のアドレス変換バツフアのキイ部として、
仮想マシン識別子の一部分と仮想マシン上のアド
レスの一部とを設定し、アドレス変換バツフアの
アドレス情報としてキイ部以外の仮想マシン識別
子と、仮想マシン上の仮想アドレス／実アドレス
識別子と、仮想マシン上のアドレスのキイ部以外
のアドレス情報の一部をアドレスレジスタに与
え、アドレス変換バツフアのキイ部がアドレスレ
ジスタの相当する部分の内容に一致したとき、デ
ータ部として読出した実アドレスの一部、または
全部をアクセスすべきメモリの実アドレスの一
部、または全部として使用することにより、仮想
マシンシステムにおけるアドレス変換を高速化で
きると云う効果がある。
御装置のアドレス変換バツフアのキイ部として、
仮想マシン識別子の一部分と仮想マシン上のアド
レスの一部とを設定し、アドレス変換バツフアの
アドレス情報としてキイ部以外の仮想マシン識別
子と、仮想マシン上の仮想アドレス／実アドレス
識別子と、仮想マシン上のアドレスのキイ部以外
のアドレス情報の一部をアドレスレジスタに与
え、アドレス変換バツフアのキイ部がアドレスレ
ジスタの相当する部分の内容に一致したとき、デ
ータ部として読出した実アドレスの一部、または
全部をアクセスすべきメモリの実アドレスの一
部、または全部として使用することにより、仮想
マシンシステムにおけるアドレス変換を高速化で
きると云う効果がある。
第１図は本発明によつて構成した仮想マシンシ
ステムにおけるアドレス変換方式の一実施例を示
すブロツク図である。 １……アドレスレジスタ、２……アドレス変換
バツフア、３……比較部、４……選択部、５……
アドレス変換部、６……アドレス変換バツフア制
御部、１００〜１１０……信号線。
ステムにおけるアドレス変換方式の一実施例を示
すブロツク図である。 １……アドレスレジスタ、２……アドレス変換
バツフア、３……比較部、４……選択部、５……
アドレス変換部、６……アドレス変換バツフア制
御部、１００〜１１０……信号線。
Claims (1)
- １ 実チヤネル制御装置に含まれ、仮想マシンシ
ステムにおいて使用されるアドレス変換方式にお
いて、仮想マシン識別子の一部分と仮想マシン上
のアドレスの一部分とをキイ部として使用し、実
アドレスの一部分または全部をデータ部として使
用したアドレス変換バツフアと、アドレス変換テ
ーブルによつて前記仮想マシン上の仮想アドレス
または実アドレスを実マシン上の実アドレスの一
部、または全部に変換するためのアドレス変換部
と、前記アドレス変換部によつて求めた前記実ア
ドレスの一部、または全部を前記アドレス変換バ
ツフアのデータ部に書込み、前記仮想マシン識別
子の一部と前記仮想マシン上のアドレスの一部と
をアドレス変換バツフアのキイ部に書込むための
アドレス変換バツフア制御部と、前記キイ部以外
の仮想マシン識別子、前記仮想マシン上の仮想ア
ドレス／実アドレス識別子、および前記キイ部以
外であつて前記仮想マシン上のアドレスの一部を
アドレス情報として使用し前記アドレス変換バツ
フアの書込み、読出しを実行するためのアドレス
レジスタと、前記アドレス変換バツフアから送出
された読出しデータのキイ部と、前記アドレスレ
ジスタにセツトされた前記アドレス情報の対応す
る部分とが一致するか否かを検出するための比較
部と、前記比較部によつて前記一致が検出された
時には前記アドレス変換バツフアからの読出しデ
ータを前記実マシンの前記実アドレスの一部、ま
たは全部として選択し、前記一致が検出されない
時には前記アドレス変換部によつて求めたアドレ
ス情報を前記実マシンの前記実アドレスの一部、
または全部として選択するための選択部とを具備
したことを特徴とする装置によつて構成した仮想
マシンシステムにおけるアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078664A JPS58196681A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078664A JPS58196681A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58196681A JPS58196681A (ja) | 1983-11-16 |
| JPS6218065B2 true JPS6218065B2 (ja) | 1987-04-21 |
Family
ID=13668124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078664A Granted JPS58196681A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196681A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0441355U (ja) * | 1990-08-01 | 1992-04-08 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434723A (en) * | 1977-08-24 | 1979-03-14 | Hitachi Ltd | Address converting device |
-
1982
- 1982-05-11 JP JP57078664A patent/JPS58196681A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0441355U (ja) * | 1990-08-01 | 1992-04-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58196681A (ja) | 1983-11-16 |
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