JPS58197861A - セラミック基板 - Google Patents
セラミック基板Info
- Publication number
- JPS58197861A JPS58197861A JP57080928A JP8092882A JPS58197861A JP S58197861 A JPS58197861 A JP S58197861A JP 57080928 A JP57080928 A JP 57080928A JP 8092882 A JP8092882 A JP 8092882A JP S58197861 A JPS58197861 A JP S58197861A
- Authority
- JP
- Japan
- Prior art keywords
- earth
- power source
- wiring layers
- metallic wiring
- metal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
Landscapes
- Laminated Bodies (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明社セラミック基板疎びその製造方法にかが９、と
くに半導体装置に用いられるセラミック基板及びその製
造方法に関するものである。
くに半導体装置に用いられるセラミック基板及びその製
造方法に関するものである。
近年の半導体装置は、特に計）！機に用いられるものは
高速の演算速度か要求さね、これに伴って半導体＃ｃｆ
１１の高集積化がなされるようになってきた。しかし、
半導体装置の高集積化は、その入出力ビン数の増大を意
味し、それに従って半導体素子を搭載するセラミック基
板の寸法も大きなものとなってきている。セラミック基
板の肥大化は、ひいては、半導体素子と外部リードピン
との闇の導通抵抗の増大をきたし、これによる電位シフ
トが演算の誤動作の原因となってきている。
高速の演算速度か要求さね、これに伴って半導体＃ｃｆ
１１の高集積化がなされるようになってきた。しかし、
半導体装置の高集積化は、その入出力ビン数の増大を意
味し、それに従って半導体素子を搭載するセラミック基
板の寸法も大きなものとなってきている。セラミック基
板の肥大化は、ひいては、半導体素子と外部リードピン
との闇の導通抵抗の増大をきたし、これによる電位シフ
トが演算の誤動作の原因となってきている。
この棟の間馳を解決する為に、従来は第１図の・ よう
に、２層の金属配線層をセラミック基板に開けたヌル−
ホール及び外部リードピンで接続し、２層の金属配−Ｎ
Ｉを並列にすることによシ、導通抵抗の低減を計ってい
喪。
に、２層の金属配線層をセラミック基板に開けたヌル−
ホール及び外部リードピンで接続し、２層の金属配−Ｎ
Ｉを並列にすることによシ、導通抵抗の低減を計ってい
喪。
即ち、キャビティ７、に設けた半導体素子ｌの電極とｌ
１Ｉｌの金属配線層２とをアルミニウム（Ａｌ）や會（
Ａｕ） ｔ−主成分とするワイヤ３で接続して外部リー
ドピン４に至る電流路を設定するだけでなく、第２の層
にも金属配線層５を設け、第１と第２の金属配線層をス
ルーホール６で接続することに電流路を並列化し導通抵
抗の低下を計ってきた。
１Ｉｌの金属配線層２とをアルミニウム（Ａｌ）や會（
Ａｕ） ｔ−主成分とするワイヤ３で接続して外部リー
ドピン４に至る電流路を設定するだけでなく、第２の層
にも金属配線層５を設け、第１と第２の金属配線層をス
ルーホール６で接続することに電流路を並列化し導通抵
抗の低下を計ってきた。
しかし、従来のこの方法では、ｌＸ１の金属配線層のワ
イヤが接続される部位（＝ボンディング・パッド）は配
縁が密集してスルーホールｔ−開けるスペースがないの
で、通常は、ボンディング・パッドの外側の位置に開け
られるため、２つの金属配線層の並列にできる長さが短
くなり、それだけ導通抵抗の低減が十分にはいかない欠
点があった。
イヤが接続される部位（＝ボンディング・パッド）は配
縁が密集してスルーホールｔ−開けるスペースがないの
で、通常は、ボンディング・パッドの外側の位置に開け
られるため、２つの金属配線層の並列にできる長さが短
くなり、それだけ導通抵抗の低減が十分にはいかない欠
点があった。
不発明は従来の上記の欠点を無くすべくなされたもので
、キャビティと称する凹部の壁面に全綱配線ｔ＠を設け
（＝側面メタライズ）、良に第２の金属配４！ｉ１１ｗ
Ｉに接続することにより最大限の導通抵抗の減少を計っ
たものである。又、本発明は焼成前のセラミックΦシー
トに貫通孔を設けておき、この貫通孔に金栖粒子を分散
させた液体ｔ−犬し込んた後、この貫通孔の一部會切断
することにより側面メタライズを達成し、このシートに
他のセラミック・シートラ重ね合わせて焼成することに
ょシ、側面メタライズされたセラミック基板を得ようと
するものである。
、キャビティと称する凹部の壁面に全綱配線ｔ＠を設け
（＝側面メタライズ）、良に第２の金属配４！ｉ１１ｗ
Ｉに接続することにより最大限の導通抵抗の減少を計っ
たものである。又、本発明は焼成前のセラミックΦシー
トに貫通孔を設けておき、この貫通孔に金栖粒子を分散
させた液体ｔ−犬し込んた後、この貫通孔の一部會切断
することにより側面メタライズを達成し、このシートに
他のセラミック・シートラ重ね合わせて焼成することに
ょシ、側面メタライズされたセラミック基板を得ようと
するものである。
以下に不発明について詳細に説明する。第２図に本発明
の代表的な実施例を斜視図で示した。組立法は、従来と
同様に半導体素子１をキャビティ７の底部の金（Ａｕ）
めっきされた金鵬面（＝アイランド）８上にＡ ｕ／Ｓ
ｉの共晶合金により固着した佐、半導体素子１の電極
（図示せず）と第１の蓋輌配耐層２とをアルミニウムＡ
ｌのワイヤにより接続する。半導体装置に於いて導通抵
抗の値が厳も制約されるのは、電源ビンと接地ビンであ
る。
の代表的な実施例を斜視図で示した。組立法は、従来と
同様に半導体素子１をキャビティ７の底部の金（Ａｕ）
めっきされた金鵬面（＝アイランド）８上にＡ ｕ／Ｓ
ｉの共晶合金により固着した佐、半導体素子１の電極
（図示せず）と第１の蓋輌配耐層２とをアルミニウムＡ
ｌのワイヤにより接続する。半導体装置に於いて導通抵
抗の値が厳も制約されるのは、電源ビンと接地ビンであ
る。
従って、この例では、１５号の入出力用の配線は従来通
りｍ−だけで形成したか、を源及び接地は図のらうに半
日形状の切り欠きＭＳ１２に側面メタライズし、謝に第
２の全綱配＃層５に接続されて導通抵抗上下けている。
りｍ−だけで形成したか、を源及び接地は図のらうに半
日形状の切り欠きＭＳ１２に側面メタライズし、謝に第
２の全綱配＃層５に接続されて導通抵抗上下けている。
第２の金−配線層は電源と接地用のみであるので、おの
おのは第１層の配線 １輪より広く形成できる。
おのは第１層の配線 １輪より広く形成できる。
従って、電源や接地用の配線抵抗は少なくとも１／２以
下、通Ｎ１／４〜１１５ に下けることか可耗となる。
下、通Ｎ１／４〜１１５ に下けることか可耗となる。
全ワイヤを接続し終った後は、シール・リング９に金属
キャップをかぶせ、シーム・ウェルド法中Ａｕ／８ｎ合
金法などにより封止する。
キャップをかぶせ、シーム・ウェルド法中Ａｕ／８ｎ合
金法などにより封止する。
次に、切り欠き部の側面メタライズ法について第３図管
用いて説明する。
用いて説明する。
内部に一一以上の金属配線を有するセラミック基板は、
通常、アルミナＡｔ１Ｏｓ の微粒子音バインダーで練
って弾性を有するシート状にした４の（＝クリーンシー
ト）に穴開は加工や金属配配を施した抜、何枚かのグリ
ーンシートを重ね合わせて焼成して作られる。本発明の
切シ欠き部への側面メタライズは次のようにして形成さ
れる０先つ、第３図（ａ）のように、約α５ｍ厚のグリ
ーンシート１０に所望の金属配−ノくタンをスクリーン
印刷法で形成する。印刷に用いるインクは、通常タング
ステンＷの微粒子を分散させた液体を用いる。次にＮｉ
３図（ｂ）のように直径約２００μｍの貫通孔１１．１
１’を開ける。以上の印刷工程と穴開は工程は順序が逆
でも曳い。更に、第３図（ｃ）のように、貫通孔１１．
１１’上にインクを滴下し、層側から吸引によ軌貴通孔
内の壁面にインクを付ける。次に、第３図（ｄ）のよう
に、後にキャビティとなるべき穴を、貫通孔１１．１１
’の−Ｓを含んで打ち抜くと、前記貫通孔１１ 、１１
’は切り欠き部１２となり、そこにメタライズされたノ
（タンが得られる。更に、他のグリーンシー）１０１．
、ＩＵｂを第３図（ｅ＋のように重ね合わせ、連層な形
状に切断し、外周の１１１１面にインクを印刷して焼成
すると、第３図（ｆ）のような切り火き部１２に側面メ
タライズされたセラミック基板かできる０この後は通常
通りニッケルＮｉめっきし、外部リードビンとシールリ
ングをロウ句けし、史にニッケル（Ｎｉ）と金（Ａｕ）
めっきを施して完成する。
通常、アルミナＡｔ１Ｏｓ の微粒子音バインダーで練
って弾性を有するシート状にした４の（＝クリーンシー
ト）に穴開は加工や金属配配を施した抜、何枚かのグリ
ーンシートを重ね合わせて焼成して作られる。本発明の
切シ欠き部への側面メタライズは次のようにして形成さ
れる０先つ、第３図（ａ）のように、約α５ｍ厚のグリ
ーンシート１０に所望の金属配−ノくタンをスクリーン
印刷法で形成する。印刷に用いるインクは、通常タング
ステンＷの微粒子を分散させた液体を用いる。次にＮｉ
３図（ｂ）のように直径約２００μｍの貫通孔１１．１
１’を開ける。以上の印刷工程と穴開は工程は順序が逆
でも曳い。更に、第３図（ｃ）のように、貫通孔１１．
１１’上にインクを滴下し、層側から吸引によ軌貴通孔
内の壁面にインクを付ける。次に、第３図（ｄ）のよう
に、後にキャビティとなるべき穴を、貫通孔１１．１１
’の−Ｓを含んで打ち抜くと、前記貫通孔１１ 、１１
’は切り欠き部１２となり、そこにメタライズされたノ
（タンが得られる。更に、他のグリーンシー）１０１．
、ＩＵｂを第３図（ｅ＋のように重ね合わせ、連層な形
状に切断し、外周の１１１１面にインクを印刷して焼成
すると、第３図（ｆ）のような切り火き部１２に側面メ
タライズされたセラミック基板かできる０この後は通常
通りニッケルＮｉめっきし、外部リードビンとシールリ
ングをロウ句けし、史にニッケル（Ｎｉ）と金（Ａｕ）
めっきを施して完成する。
以上、代表的な例で説明したが、全綱配線ノくタンやセ
ラミ り基板の形転、使用材料、半導体装置の組み立て
法等は、この例に眠らない。
ラミ り基板の形転、使用材料、半導体装置の組み立て
法等は、この例に眠らない。
例えば、電源や接地のように、金属配線のうちのいくつ
かか常に同電位でめる場合は、Ｎｉ４図のようにリング
状の第２の層５′に、切り欠き部１２″を通して接続す
れは・各全綱配組の長さや太さの相違による電位差が是
正され、良好な半導体装置を得ることができる。
かか常に同電位でめる場合は、Ｎｉ４図のようにリング
状の第２の層５′に、切り欠き部１２″を通して接続す
れは・各全綱配組の長さや太さの相違による電位差が是
正され、良好な半導体装置を得ることができる。
また、切シ欠き部の形状は上記の例では半日形状で説明
したが、矩形やＶ形、艇内形、その他任意の形で作るこ
とができるのは言うまでもない。
したが、矩形やＶ形、艇内形、その他任意の形で作るこ
とができるのは言うまでもない。
更に、セラミック基板の形態も、デュアル・インライン
（ＤＩＰ）形だけでなくプラグ・イン（Ｐｌｕｇ−ｉｎ
）形（別名エリア・アレイ形）やフラット形、ＱＩＰ（
Ｑｕａｄｌｅ−４ｎｌｉｎｅ Ｐａｃｋａｇｅ）形、シ
ングル・インライン形等、その形状を問わず不発明が適
用できることは勿論である。
（ＤＩＰ）形だけでなくプラグ・イン（Ｐｌｕｇ−ｉｎ
）形（別名エリア・アレイ形）やフラット形、ＱＩＰ（
Ｑｕａｄｌｅ−４ｎｌｉｎｅ Ｐａｃｋａｇｅ）形、シ
ングル・インライン形等、その形状を問わず不発明が適
用できることは勿論である。
また、使用材料も、セラミックはアルミナ１１２０３だ
けでなく、ベリリアＢｅＯ、シリコン−カーバイド８ｉ
Ｃなどを主成分としたものでも可能であシ、外部リード
ピンやシールリング、キャンプ、金属配線材も種々のも
のが使用できる。
けでなく、ベリリアＢｅＯ、シリコン−カーバイド８ｉ
Ｃなどを主成分としたものでも可能であシ、外部リード
ピンやシールリング、キャンプ、金属配線材も種々のも
のが使用できる。
更に組立法も、上記のようなワイヤ・ポンチインク法で
な（ＴＡＢ法を用いても同様な効果が得られるたけでな
く、半導体素子に接続されたリードの導通抵抗が小さい
ので、全体としての導通抵抗を一層下げることができる
。
な（ＴＡＢ法を用いても同様な効果が得られるたけでな
く、半導体素子に接続されたリードの導通抵抗が小さい
ので、全体としての導通抵抗を一層下げることができる
。
以上、詳細に説明したように、本発明によれは、セラミ
ック基板の金属配線の導通抵抗を大幅に低減できるだけ
でなく、このセラミック基板の製造も容易に且つ高い歩
留でできるようになった。
ック基板の金属配線の導通抵抗を大幅に低減できるだけ
でなく、このセラミック基板の製造も容易に且つ高い歩
留でできるようになった。
第１図は従来のセラミック基板の断面図、第２図は本発
明の実施例を示す斜視図、第３図は本発明の製造方法を
示す断面図、８４図は、本発明の他の実施例を示す斜視
図である。 図中で、１・・・・・半導体素子、２ ・・・金属配線
層、３・・・ワイヤ、５ ・・・・落２の全綱配線層、
８・・・・・・アイランド、１０・ ・・・グリーン・
シー）、１１．１１’・・ 貫通孔、１２・・・・・・
切り欠き部である・帛 ３ 目 第４ 図
明の実施例を示す斜視図、第３図は本発明の製造方法を
示す断面図、８４図は、本発明の他の実施例を示す斜視
図である。 図中で、１・・・・・半導体素子、２ ・・・金属配線
層、３・・・ワイヤ、５ ・・・・落２の全綱配線層、
８・・・・・・アイランド、１０・ ・・・グリーン・
シー）、１１．１１’・・ 貫通孔、１２・・・・・・
切り欠き部である・帛 ３ 目 第４ 図
Claims (2)
- （１）凹部を有しその周囲に金属配線層を設けたセラミ
ック基板に於いて、前記凹部０１１面には前記金属配線
層の一部が延在し前記金属配線面とは異なる面の金属配
線層に接続されていることｔ−特徴とするセラミック基
板。 - （２）焼成前のセラミック・シートに貫通孔を設け、該
°貫通孔に金属粒子を分散させた液体を流し込んだ後、
該貫通孔の一部を切断し、他のセラミック・シートを積
層して焼成したこと１＊黴とするセラミック基板の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080928A JPS58197861A (ja) | 1982-05-14 | 1982-05-14 | セラミック基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080928A JPS58197861A (ja) | 1982-05-14 | 1982-05-14 | セラミック基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197861A true JPS58197861A (ja) | 1983-11-17 |
| JPS6331101B2 JPS6331101B2 (ja) | 1988-06-22 |
Family
ID=13732093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080928A Granted JPS58197861A (ja) | 1982-05-14 | 1982-05-14 | セラミック基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197861A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045045A (ja) * | 1983-08-23 | 1985-03-11 | Shinko Electric Ind Co Ltd | 多層セラミックパッケ−ジ |
| JPH0497548A (ja) * | 1990-08-14 | 1992-03-30 | Matsushita Electric Works Ltd | 半導体チップキャリア |
-
1982
- 1982-05-14 JP JP57080928A patent/JPS58197861A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045045A (ja) * | 1983-08-23 | 1985-03-11 | Shinko Electric Ind Co Ltd | 多層セラミックパッケ−ジ |
| JPH0497548A (ja) * | 1990-08-14 | 1992-03-30 | Matsushita Electric Works Ltd | 半導体チップキャリア |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6331101B2 (ja) | 1988-06-22 |
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