JPS6331101B2 - - Google Patents
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- Publication number
- JPS6331101B2 JPS6331101B2 JP57080928A JP8092882A JPS6331101B2 JP S6331101 B2 JPS6331101 B2 JP S6331101B2 JP 57080928 A JP57080928 A JP 57080928A JP 8092882 A JP8092882 A JP 8092882A JP S6331101 B2 JPS6331101 B2 JP S6331101B2
- Authority
- JP
- Japan
- Prior art keywords
- metal wiring
- layer
- wiring layer
- ceramic
- earth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
Landscapes
- Laminated Bodies (AREA)
Description
【発明の詳細な説明】
本発明はセラミツク基板にかかり、とくに半導
体装置に用いられるセラミツク基板に関するもの
である。
体装置に用いられるセラミツク基板に関するもの
である。
近年の半導体装置は、特に計算機に用いられる
ものは高速の演算速度が要求され、これに伴つて
半導体装置の高集積化がなされるようになつてき
た。しかし、半導体装置の高集積化は、その入出
力ピン数の増大を意味し、それに従つて半導体素
子を搭載するセラミツク基板の寸法も大きなもの
となつてきている。セラミツク基板の肥大化は、
ひいては、半導体素子と外部リードピンとの間の
導通抵抗の増大をきたし、これによる電位シフト
が演算の誤動作の原因となつてきている。
ものは高速の演算速度が要求され、これに伴つて
半導体装置の高集積化がなされるようになつてき
た。しかし、半導体装置の高集積化は、その入出
力ピン数の増大を意味し、それに従つて半導体素
子を搭載するセラミツク基板の寸法も大きなもの
となつてきている。セラミツク基板の肥大化は、
ひいては、半導体素子と外部リードピンとの間の
導通抵抗の増大をきたし、これによる電位シフト
が演算の誤動作の原因となつてきている。
この種の問題を解決する為に、従来は第１図の
ように、２層の金属配線層をセラミツク基板に開
けたスルーホール及び外部リードピンで接続し、
２層の金属配線層を並列にすることにより、導通
抵抗の低減を計つていた。
ように、２層の金属配線層をセラミツク基板に開
けたスルーホール及び外部リードピンで接続し、
２層の金属配線層を並列にすることにより、導通
抵抗の低減を計つていた。
即ち、キヤビテイ７に設けた半導体素子１の電
極と第１の金属配線層２とをアルミニウム（Al）
や金（Au）を主成分とするワイヤ３で接続して
外部リードピン４に至る電流路を設定するだけで
なく、第２の層にも金属配線層５を設け、第１と
第２の金属配線層をスルーホール６で接続するこ
とに電流路を並列化し導通抵抗の低下を計つてき
た。
極と第１の金属配線層２とをアルミニウム（Al）
や金（Au）を主成分とするワイヤ３で接続して
外部リードピン４に至る電流路を設定するだけで
なく、第２の層にも金属配線層５を設け、第１と
第２の金属配線層をスルーホール６で接続するこ
とに電流路を並列化し導通抵抗の低下を計つてき
た。
しかし、従来のこの方法では、第１の金属配線
層のワイヤが接続される部位（＝ボンデイング・
パツド）は配線が密集してスルーホールを開ける
スペースがないので、通常は、ボンデイング・パ
ツドの外側の位置に開けられるため、２つの金属
配線層の並列にできる長さが短くなり、それだけ
導通抵抗の低減が十分にはいかない欠点があつ
た。
層のワイヤが接続される部位（＝ボンデイング・
パツド）は配線が密集してスルーホールを開ける
スペースがないので、通常は、ボンデイング・パ
ツドの外側の位置に開けられるため、２つの金属
配線層の並列にできる長さが短くなり、それだけ
導通抵抗の低減が十分にはいかない欠点があつ
た。
本発明の特徴は、開孔を有する上層のセラミツ
ク層の上面に第１の金属配線層を設け、下層のセ
ラミツク層の上面に第２の金属配線層を設け、該
上層および下層のセラミツク層を１体化すること
により前記上層のセラミツク層の前記開孔とその
下の前記下層のセラミツク層とにより凹部を形成
し、かつ、前記第２の金属配線層が該開孔の中央
部まで延在しないようにしたセラミツク基板にお
いて、前記第１の金属配線層と前記第２の金属配
線層とはともに同一の外部リードピンに接続さ
れ、該第１の金属配線層は前記開孔の近傍におい
て第１および第２の先端部に枝分かれし、該第１
の先端部は金属ワイヤのボンデイングのためのボ
ンデイングパツドとし、該第２の先端部は該開孔
の壁面に設けられた切欠きに形成されたメタライ
ズ層を通して前記第２の金属配線層に接続されて
いるセラミツク基板にある。ここで上記切欠き
は、焼成前のセラミツク・シートに貫通孔を設け
ておき、この貫通孔に金属粒子を分散させた液体
を流し込んだ後、この貫通孔の一部を切断するこ
とにより側面メタライズを達成し、このシートに
他のセラミツク・シートを重ね合わせて焼成する
ことにより、側面メタライズされたセラミツク基
板を得ることができる。
ク層の上面に第１の金属配線層を設け、下層のセ
ラミツク層の上面に第２の金属配線層を設け、該
上層および下層のセラミツク層を１体化すること
により前記上層のセラミツク層の前記開孔とその
下の前記下層のセラミツク層とにより凹部を形成
し、かつ、前記第２の金属配線層が該開孔の中央
部まで延在しないようにしたセラミツク基板にお
いて、前記第１の金属配線層と前記第２の金属配
線層とはともに同一の外部リードピンに接続さ
れ、該第１の金属配線層は前記開孔の近傍におい
て第１および第２の先端部に枝分かれし、該第１
の先端部は金属ワイヤのボンデイングのためのボ
ンデイングパツドとし、該第２の先端部は該開孔
の壁面に設けられた切欠きに形成されたメタライ
ズ層を通して前記第２の金属配線層に接続されて
いるセラミツク基板にある。ここで上記切欠き
は、焼成前のセラミツク・シートに貫通孔を設け
ておき、この貫通孔に金属粒子を分散させた液体
を流し込んだ後、この貫通孔の一部を切断するこ
とにより側面メタライズを達成し、このシートに
他のセラミツク・シートを重ね合わせて焼成する
ことにより、側面メタライズされたセラミツク基
板を得ることができる。
以下に本発明について詳細に説明する。第２図
に本発明の代表的な実施例を斜視図で示した。組
立法は、従来と同様に半導体素子１をキヤビテイ
７の底部の金（Au）めつきされた金属面（＝ア
イランド）８上にAu／Siの共晶合金により固着
した後、半導体素子１の電極（図示せず）と第１
の金属配線層２とをアルミニウムAlのワイヤに
より接続する。半導体装置に於いて導通抵抗の値
が最も制約されるのは、電源ピンと接地ピンであ
る。従つて、この例では、信号の入出力用の配線
は従来通り一層だけで形成したが、電源及び接地
は図のように半円形状の切り欠き部１２に側面メ
タライズし、更に第２の金属配線層５に接続され
て導通抵抗を下げている。第２の金属配線層は電
源と接地用のみであるので、おのおのは第１層の
配線幅より広く形成できる。従つて、電源や接地
用の配線抵抗は少なくとも1/2以下、通常1/4〜1/
５に下げることが可能となる。本発明は第２図の
右上に示すように、第１の金属配線層２が第１の
先端部２′と第２の先端部２″とに枝分かれしてい
る。第１の先端部２′にはワイヤボンデイングが
され、一方第２の先端部２″は切欠き部１２の側
面メタライズを通して第２の金属配線層５に接地
されている。このようにすれば切欠き部の存在に
関係なく第１の先端部を半導体素子に近づけるこ
とが出来るからワイヤが短かくなりそれだけ導通
抵抗を小とすることができる。全ワイヤを接続し
終つた後は、シール・リング９に金属キヤツプを
かぶせ、シーム・ウエルド法やAu／Snの合金法
などにより封止する。
に本発明の代表的な実施例を斜視図で示した。組
立法は、従来と同様に半導体素子１をキヤビテイ
７の底部の金（Au）めつきされた金属面（＝ア
イランド）８上にAu／Siの共晶合金により固着
した後、半導体素子１の電極（図示せず）と第１
の金属配線層２とをアルミニウムAlのワイヤに
より接続する。半導体装置に於いて導通抵抗の値
が最も制約されるのは、電源ピンと接地ピンであ
る。従つて、この例では、信号の入出力用の配線
は従来通り一層だけで形成したが、電源及び接地
は図のように半円形状の切り欠き部１２に側面メ
タライズし、更に第２の金属配線層５に接続され
て導通抵抗を下げている。第２の金属配線層は電
源と接地用のみであるので、おのおのは第１層の
配線幅より広く形成できる。従つて、電源や接地
用の配線抵抗は少なくとも1/2以下、通常1/4〜1/
５に下げることが可能となる。本発明は第２図の
右上に示すように、第１の金属配線層２が第１の
先端部２′と第２の先端部２″とに枝分かれしてい
る。第１の先端部２′にはワイヤボンデイングが
され、一方第２の先端部２″は切欠き部１２の側
面メタライズを通して第２の金属配線層５に接地
されている。このようにすれば切欠き部の存在に
関係なく第１の先端部を半導体素子に近づけるこ
とが出来るからワイヤが短かくなりそれだけ導通
抵抗を小とすることができる。全ワイヤを接続し
終つた後は、シール・リング９に金属キヤツプを
かぶせ、シーム・ウエルド法やAu／Snの合金法
などにより封止する。
次に、切り欠き部の側面メタライズ法について
第３図を用いて説明する。
第３図を用いて説明する。
内部に一層以上の金属配線を有するセラミツク
基板は、通常、アルミナAl2O3の微粒子をバイン
ダーで練つて弾性を有するシート状にしたもの
（＝グリーンシート）に穴開け加工や金属配線を
施した後、何枚かのグリーンシートを重ね合わせ
て焼成して作られる。本発明の切り欠き部への側
面メタライズは次のようにして形成される。
基板は、通常、アルミナAl2O3の微粒子をバイン
ダーで練つて弾性を有するシート状にしたもの
（＝グリーンシート）に穴開け加工や金属配線を
施した後、何枚かのグリーンシートを重ね合わせ
て焼成して作られる。本発明の切り欠き部への側
面メタライズは次のようにして形成される。
先づ、第３図ａのように、約0.5mm厚のグリー
ンシート１０に所望の金属配線パタンをスクリー
ン印刷法で形成する。印刷に用いるインクは、通
常タングステンＷの微粒子を分散させた液体を用
いる。次に第３図ｂのように直径約200μｍの貫
通孔１１，１１′を開ける。以上の印刷工程と穴
開け工程は順序が逆でも良い。更に、第３図ｃの
ように、貫通孔１１，１１′上にインクを滴下し、
裏側から吸引により、貫通孔内の壁面にイインク
を付ける。次に、第３図ｄのように、後にキヤビ
テイとなるべき穴を、貫通孔１１，１１′の一部
を含んで打ち抜くと、前記貫通孔１１，１１′は
切り欠き部１２となり、そこにメタライズされた
パタンが得られる。更に、他のグリーンシート１
０ｂ，１０ｂを第３図ｅのように重ね合わせ、適
当な形状に切断し、外周の側面にインクを印刷し
て焼成すると、第３図ｆのような切り欠き部１２
に側面メタライズされたセラミツク基板ができ
る。この後は通常通りニツケルNiめつきし、外
部リードピンとシールリングをロウ付けし、更に
ニツケル（Ni）と金（Au）めつきを施して完成
する。
ンシート１０に所望の金属配線パタンをスクリー
ン印刷法で形成する。印刷に用いるインクは、通
常タングステンＷの微粒子を分散させた液体を用
いる。次に第３図ｂのように直径約200μｍの貫
通孔１１，１１′を開ける。以上の印刷工程と穴
開け工程は順序が逆でも良い。更に、第３図ｃの
ように、貫通孔１１，１１′上にインクを滴下し、
裏側から吸引により、貫通孔内の壁面にイインク
を付ける。次に、第３図ｄのように、後にキヤビ
テイとなるべき穴を、貫通孔１１，１１′の一部
を含んで打ち抜くと、前記貫通孔１１，１１′は
切り欠き部１２となり、そこにメタライズされた
パタンが得られる。更に、他のグリーンシート１
０ｂ，１０ｂを第３図ｅのように重ね合わせ、適
当な形状に切断し、外周の側面にインクを印刷し
て焼成すると、第３図ｆのような切り欠き部１２
に側面メタライズされたセラミツク基板ができ
る。この後は通常通りニツケルNiめつきし、外
部リードピンとシールリングをロウ付けし、更に
ニツケル（Ni）と金（Au）めつきを施して完成
する。
以上、代表的な例で説明したが、金属配線パタ
ンやセラミツク基板の形態、使用材料、半導体装
置の組立て法等は、この例に限らない。
ンやセラミツク基板の形態、使用材料、半導体装
置の組立て法等は、この例に限らない。
また、切り欠き部の形状は上記の例では半円形
状で説明したが、矩形やＶ形、長円形、その他任
意の形で作ることができるのは言うまでもない。
状で説明したが、矩形やＶ形、長円形、その他任
意の形で作ることができるのは言うまでもない。
更に、セラミツク基板の形態も、デユアル・イ
ンライン（DIP）形だけでなくプラグ・イン
（Plug−in）形（別名エリア・アレイ形）やフラ
ツト形、QIP（Quadle−inline Package）形、シ
ングル・インライン形等、その形状を問わず本発
明が適用できることは勿論である。
ンライン（DIP）形だけでなくプラグ・イン
（Plug−in）形（別名エリア・アレイ形）やフラ
ツト形、QIP（Quadle−inline Package）形、シ
ングル・インライン形等、その形状を問わず本発
明が適用できることは勿論である。
また、使用材料も、セラミツクはアルミナ
Al2O3だけでなく、ベリリアBeO、シリコン・カ
ーバイドSiCなどを主成分としたものでも可能で
あり、外部リードピンやシールリング、キヤツ
プ、金属配線材も種々のものが使用できる。
Al2O3だけでなく、ベリリアBeO、シリコン・カ
ーバイドSiCなどを主成分としたものでも可能で
あり、外部リードピンやシールリング、キヤツ
プ、金属配線材も種々のものが使用できる。
更に組立法も、上記のようなワイヤ・ボンデイ
ング法でなくTAB法を用いても同様な結果が得
られるだけでなく、半導体素子に接続されたリー
ドの導通抵抗が小さいので、全体としての導通抵
抗を一層下げることができる。
ング法でなくTAB法を用いても同様な結果が得
られるだけでなく、半導体素子に接続されたリー
ドの導通抵抗が小さいので、全体としての導通抵
抗を一層下げることができる。
以上、詳細に説明したように、本発明によれ
ば、セラミツク基板の金属配線の導通抵抗を大幅
に低減できるだけでなく、このセラミツク基板の
製造も容易に且つ高い歩留でできるようになつ
た。
ば、セラミツク基板の金属配線の導通抵抗を大幅
に低減できるだけでなく、このセラミツク基板の
製造も容易に且つ高い歩留でできるようになつ
た。
第１図は従来のセラミツク基板の断面図、第２
図は本発明の実施例を示す斜視図、第３図は本発
明の製造方法を示す断面図である。 図中で、１……半導体素子、２……第１の金属
配線層、３……ワイヤ、５……第２の金属配線
層、８……アイランド、１０……グリーン・シー
ト、１１，１１′……貫通孔、１２……切り欠き
部である。
図は本発明の実施例を示す斜視図、第３図は本発
明の製造方法を示す断面図である。 図中で、１……半導体素子、２……第１の金属
配線層、３……ワイヤ、５……第２の金属配線
層、８……アイランド、１０……グリーン・シー
ト、１１，１１′……貫通孔、１２……切り欠き
部である。
Claims (1)
- １ 開孔を有する上層のセラミツク層の上面に第
１の金属配線層を設け、下層のセラミツク層の上
面に第２の金属配線層を設け、該上層および下層
のセラミツク層を１体化することにより前記上層
のセラミツク層の前記開孔とその下の前記下層の
セラミツク層とにより凹部を形成し、かつ、前記
第２の金属配線層が該開孔の中央部まで延在しな
いようにしたセラミツク基板において、前記第１
の金属配線層と前記第２の金属配線層とはともに
同一の外部リードピンに接続され、該第１の金属
配線層は前記開孔の近傍において第１および第２
の先端部に枝分かれし、該第１の先端部は金属ワ
イヤのボンデイングのためのボンデイングパツド
とし、該第２の先端部は該開孔の壁面に設けられ
た切欠きに形成されたメタライズ層を通して前記
第２の金層配線層に接続されていることを特徴と
するセラミツク基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080928A JPS58197861A (ja) | 1982-05-14 | 1982-05-14 | セラミック基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080928A JPS58197861A (ja) | 1982-05-14 | 1982-05-14 | セラミック基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197861A JPS58197861A (ja) | 1983-11-17 |
| JPS6331101B2 true JPS6331101B2 (ja) | 1988-06-22 |
Family
ID=13732093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080928A Granted JPS58197861A (ja) | 1982-05-14 | 1982-05-14 | セラミック基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197861A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045045A (ja) * | 1983-08-23 | 1985-03-11 | Shinko Electric Ind Co Ltd | 多層セラミックパッケ−ジ |
| JPH0810734B2 (ja) * | 1990-08-14 | 1996-01-31 | 松下電工株式会社 | 半導体チップキャリア |
-
1982
- 1982-05-14 JP JP57080928A patent/JPS58197861A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58197861A (ja) | 1983-11-17 |
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