JPS5819929A - デイジタル装置 - Google Patents
デイジタル装置Info
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- JPS5819929A JPS5819929A JP56118835A JP11883581A JPS5819929A JP S5819929 A JPS5819929 A JP S5819929A JP 56118835 A JP56118835 A JP 56118835A JP 11883581 A JP11883581 A JP 11883581A JP S5819929 A JPS5819929 A JP S5819929A
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- Japan
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- timing
- address
- signal
- output
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明ＦｉＺ値論理によるディジタル装置に関シ。
特に多相タイミングを用いたディジタル装置に関する。
従来、多相タイ建ングを用いたディジタル装置−おｉて
社、タイミング発生回路のタイミング発生規格は最悪値
を用いるのが一般であ−）九が、タイミング発生回路を
半導体集積回路により実現したような場合には、特に温
度による変動が大きく。
社、タイミング発生回路のタイミング発生規格は最悪値
を用いるのが一般であ−）九が、タイミング発生回路を
半導体集積回路により実現したような場合には、特に温
度による変動が大きく。
最悪設計を行なうと、ディジタル装置の性能を低下させ
る欠点があった。
る欠点があった。
本発明Ｏ第１の目的線、上記欠点を除去し、一つの半導
体基板に多相タイミング発生回路を形成することによ）
温ｆ４Ｉ性をほぼ揃え、装置毎の多相タインングの備差
拡大きくても単一装置内の多相タイミングの偏差を小さ
くしてタイミング偏差によ〕性能低下を少なくしたディ
ジタル装置を提供す諷ことにある。
体基板に多相タイミング発生回路を形成することによ）
温ｆ４Ｉ性をほぼ揃え、装置毎の多相タインングの備差
拡大きくても単一装置内の多相タイミングの偏差を小さ
くしてタイミング偏差によ〕性能低下を少なくしたディ
ジタル装置を提供す諷ことにある。
本発明の第２の目的性タインング発生源だけでなく、タ
イ之ング負荷側の温度特性も考慮してタイミング偏差に
よる装置の性能の低下を少なくしディジタル装置を提供
することにある・本発明のディジタル装置線、複数の多
段ゲート接続により構成される遅延回路を含み、該遅延
回路のそれぞれが多相タイセングを発生するタイミング
発生回路を同一半導体基板に含んて構成されるＯ 本発明の説明に先立ってタイミング偏差について説明す
る。
イ之ング負荷側の温度特性も考慮してタイミング偏差に
よる装置の性能の低下を少なくしディジタル装置を提供
することにある・本発明のディジタル装置線、複数の多
段ゲート接続により構成される遅延回路を含み、該遅延
回路のそれぞれが多相タイセングを発生するタイミング
発生回路を同一半導体基板に含んて構成されるＯ 本発明の説明に先立ってタイミング偏差について説明す
る。
第１図（ａ） 、 （ｂ） 、 （Ｃ）はタイミング偏
差を説明するためのタイムチャートである。
差を説明するためのタイムチャートである。
第１図（ａ）Ｈ基準タイミング毎よ）発生されるタイミ
ング負荷側での３相タイミング１．２．３の設定条件を
示すタイムチャートである。
ング負荷側での３相タイミング１．２．３の設定条件を
示すタイムチャートである。
基準温度では基準タイミング毎とタイにング負荷側のタ
イミング、タイミングｌとタイミング２゜タイミング２
とタイミングと３０間ではそれぞれｔｌ＊’ｔｅ’ｌの
時間が必要であり、基準温度よｐｄ度温度上昇があると
、それぞれ（ｔｓ＋Δ１ｔ）−（ｊｍ＋Δ”１）ｓ（ｂ
＋Δｌｊ）の時間が必要なことを示してお）、この場合
発生タイミングはＴＩ、 Ｔ、 、 Ｔ、で示され１次
の関係が成立する。
イミング、タイミングｌとタイミング２゜タイミング２
とタイミングと３０間ではそれぞれｔｌ＊’ｔｅ’ｌの
時間が必要であり、基準温度よｐｄ度温度上昇があると
、それぞれ（ｔｓ＋Δ１ｔ）−（ｊｍ＋Δ”１）ｓ（ｂ
＋Δｌｊ）の時間が必要なことを示してお）、この場合
発生タイミングはＴＩ、 Ｔ、 、 Ｔ、で示され１次
の関係が成立する。
第１図（ｂ）はタインング１．２．３がそれぞれ実際Ｋ
Ｆｉ、発生タイ電ングに、最大Δｕ１．Δ町、Δｕｓの
温度偏差が基準温度とそれよ〕ｄ度上昇した場合との間
にあるとしたときの式（１）の条件を満たす発生タイミ
ング１．Ｌ３の設定条件を示すタイムチャートである。
Ｆｉ、発生タイ電ングに、最大Δｕ１．Δ町、Δｕｓの
温度偏差が基準温度とそれよ〕ｄ度上昇した場合との間
にあるとしたときの式（１）の条件を満たす発生タイミ
ング１．Ｌ３の設定条件を示すタイムチャートである。
この場合１次Ｏ関係が成立するＯ第１図（Ｃ）は発生タ
イミングの温度偏差がＱ（ｋ≦１なる一定の係数が最大
温度偏差Δｕ重、Δｕ！、Δｕａに乗ぜられ、 Δ町 ≦ Δｔ１．ΔＵ諺 ≦ Δを黛、ΔＵ易 ≦
Δｔｓ−−＋１１）が満足されるときのタインング１．
２．３の基準温度における設定条件を示すタイムチャー
トである０この場合１次の関係が成立する０ 式（４）で、設定タイミングの係数には、０〈α≦に≦
ｌ（ｋは温度係数の偏差を表わし、最小でα、最大でｌ
となる）の範囲で、各装置毎に一般には各タイミング毎
に異なるが゛、各タイミングともに一定で本るとすれば
、タイミング１．２．３の基準温度における設定条件は
次の関係を満九す。
イミングの温度偏差がＱ（ｋ≦１なる一定の係数が最大
温度偏差Δｕ重、Δｕ！、Δｕａに乗ぜられ、 Δ町 ≦ Δｔ１．ΔＵ諺 ≦ Δを黛、ΔＵ易 ≦
Δｔｓ−−＋１１）が満足されるときのタインング１．
２．３の基準温度における設定条件を示すタイムチャー
トである０この場合１次の関係が成立する０ 式（４）で、設定タイミングの係数には、０〈α≦に≦
ｌ（ｋは温度係数の偏差を表わし、最小でα、最大でｌ
となる）の範囲で、各装置毎に一般には各タイミング毎
に異なるが゛、各タイミングともに一定で本るとすれば
、タイミング１．２．３の基準温度における設定条件は
次の関係を満九す。
特に。
Δｕ、＝ Δｕｔ＝ Δｕｓ
とすれば式（５）は、
とな夛、基準温度おｉび基準温度よ５４度上昇した温度
で社、タイミング３は最大で次のようになるＯ 基準温度： （ｔ＊＋４ｔｌ−ａＡｕｔ ）＋ （ｔｍ＋Δｔ、）＋
（ｔ、＋Δｔ、）ｄ度上昇： ５ （ｔ１＋Δｔ、−ａＡｕｔ）＋（を雪
＋Δを鵞）＋（ｔｓ＋Δ龜、）＋ΔＵ。
で社、タイミング３は最大で次のようになるＯ 基準温度： （ｔ＊＋４ｔｌ−ａＡｕｔ ）＋ （ｔｍ＋Δｔ、）＋
（ｔ、＋Δｔ、）ｄ度上昇： ５ （ｔ１＋Δｔ、−ａＡｕｔ）＋（を雪
＋Δを鵞）＋（ｔｓ＋Δ龜、）＋ΔＵ。
この場合、１■図（ａ）の最悪設計と比ベタイミング（
ΔＵ、＋Δｕ２＋Δｕｓ）少Δｕｓ−αΔ町に減少する
。
ΔＵ、＋Δｕ２＋Δｕｓ）少Δｕｓ−αΔ町に減少する
。
以上説明しえように、タイミング負荷側およびタイミン
グ発生源側に温ｆＫよる偏差のある場合、４ＩＫタイミ
ング発生側の温ｆＫよるタイ電ング偏差の係数が一定で
ある場合、偏差があっても装置の性能への影響の少ない
タイ電ング設定ができる０タイミング発生回路を同−牛
導体基板内に多段縦続接続ゲートで実現するような場合
、タイミング発生源の温度変動による偏差は、従来のデ
ィレーライン等受動回路によ〕実現した場合に比べて大
きいが、同一の半導体基板内で多数のタイミング発生源
を実現すれば、温度偏差の係数がほぼ一定とな９．タイ
ミング発生源の温度偏差のディジタル装置への性能低下
の影響を少なくすることができる。
グ発生源側に温ｆＫよる偏差のある場合、４ＩＫタイミ
ング発生側の温ｆＫよるタイ電ング偏差の係数が一定で
ある場合、偏差があっても装置の性能への影響の少ない
タイ電ング設定ができる０タイミング発生回路を同−牛
導体基板内に多段縦続接続ゲートで実現するような場合
、タイミング発生源の温度変動による偏差は、従来のデ
ィレーライン等受動回路によ〕実現した場合に比べて大
きいが、同一の半導体基板内で多数のタイミング発生源
を実現すれば、温度偏差の係数がほぼ一定とな９．タイ
ミング発生源の温度偏差のディジタル装置への性能低下
の影響を少なくすることができる。
次に、本発明のディジタル装置の例について説明する。
第２図は０本発明の一実施例を使用する記憶装置の一例
のブロック図である。
のブロック図である。
第２図社ディジタル装置の一つとして多相クロックによ
多動作する記憶装置の例を示したものである。この記憶
装置線、２−ワード×１ビットの（１ｍ＋１）Ｘ４個の
アドレス２回転送で動作するメモリ集積回路００．０１
，０２．０３．１Ｇ、１１．１２，１３；２（Ｌ２１１
２２１２３；−＊（ｎ−ｔ）ｏｓ（ｎ−１）ＩＩ（”−
１）２＊（ｎ−１）３；ｎＱ、ｎｌ、ｎＱ、ｘｒ３と、
タイミング起動信号１０６を入力とし、ロワアドレスタ
イミング１５３．コラムアドレスタイミング１５２、ア
ドレス切替えタイミング１５１．書込みタイミング１５
０を出力とするタイミング発生回路１０丁と１群つアド
レスタイミング１５３およびそれぞれ第１．第２．第３
．第４のメモリ用集積回路群選択信号１００，１０１，
１０２．１０３を入力とし、それぞれ第１．第２．篤３
．第４のロシアドレスタイミング１３０．１３１．１３
２．１３３を出力とする第１．第２．第３．第４のロウ
アドレス回路１１０，１１１，１１２．１１３と、コラ
ムアドレス１５２およびそれヤれ第１．第２．１１３
、第４のメモリ用集積回路群選択信号１００，１０１．
１０２．１０３を入力とし、それぞれ第１．第２ 、笛
３ 、第４のコラＡ７ド１／、Ｘタイ（ｙグ１４０．１
４１．１４２．１４３を出力とする第１．第２．第３．
纂４のコラムアドレス回路１２０．１２１，１２２．１
２３と、 ２ｍ本の前記すべてのメ峰り用集積回路内の
アドレスを指定するアドレス信号１０４とアドレス切替
えタイミング１５１を入力とし０ｍ本の前記すべてのメ
モリ用集積回路へ与えられるアドレス信号１５４を出力
とするアドレス（ロ）路１０８と％読出し／書込信号１
０５および書込みタイミング１５０を入力とし、前記す
べてのメモリ用集積回路へ与えられる書込みタイミング
を出力とする書込み回路１０９と會含んで構成されてい
る◎ この記憶・装置において、メモリ用集積回路００゜０１
．０２．０３；１Ｇ、１１．１１１３：２Ｇ、２１．２
２゜ｚ３；・＊（ｎ−ｘ）ｏ、（ｎ−ｘ）ｘ＊ （ｎ−
１）２．（ｎ−ｘ）３；”０＊”ｔｌｓｎ２ｅ”３すべ
てにアドレス信号１５４および書込みタイミング１５５
が入力され、メモリ用集積回路００６１０＠２０＠−（
ｎ−１）０１ｎＯ；０１％１１１１２１ｍ”ｚ（ｎ ｔ
）ｌｌ”ｌ；０２＊ｔ２ｓ２２ｅ−ｅ（ｎ−１）２ ｅ
”２ ；０３ ｔ １３ ＠ ２３ ｅ・＝ｓ （ｎ−
１）ａ ｅ”３にそれぞれロワアドレスタイミング１３
０．コラムアドレスタイミング１４０；■クアドレスタ
イ電ング１３１、コラムアドレスタイ建ング１４１：ロ
ウアドレスタイミング１３２．コラムアドレスタイミン
グ１４２；ロシアドレスタイミング１３３．コラムアド
レスタイミング１４３が入力され、メモリ用集積回路０
０．０１．０２．０３；１０．１１．１２．１３；２０
゜２１＠２２．２３ニー：（１−１）Ｌ（ｎ−１）１１
１（３１−１）２＋１ （ｎ２） ３ ； ｎｏ ＊
ｎｉ 、＋ａ２ｅ”３ ヘそれぞれ入力デーＩｔ０５．
１５＠２Ｌ・、（ＩＩ−１）ＬａＩ３が入力され、メモ
リ用集積回路００．Ｏｌ、０２，０３；１０゜１１％１
２１１３；２Ｇ８２１６２２＠２３；−；（Ｉｎ−ｔ）
ｏ。
多動作する記憶装置の例を示したものである。この記憶
装置線、２−ワード×１ビットの（１ｍ＋１）Ｘ４個の
アドレス２回転送で動作するメモリ集積回路００．０１
，０２．０３．１Ｇ、１１．１２，１３；２（Ｌ２１１
２２１２３；−＊（ｎ−ｔ）ｏｓ（ｎ−１）ＩＩ（”−
１）２＊（ｎ−１）３；ｎＱ、ｎｌ、ｎＱ、ｘｒ３と、
タイミング起動信号１０６を入力とし、ロワアドレスタ
イミング１５３．コラムアドレスタイミング１５２、ア
ドレス切替えタイミング１５１．書込みタイミング１５
０を出力とするタイミング発生回路１０丁と１群つアド
レスタイミング１５３およびそれぞれ第１．第２．第３
．第４のメモリ用集積回路群選択信号１００，１０１，
１０２．１０３を入力とし、それぞれ第１．第２．篤３
．第４のロシアドレスタイミング１３０．１３１．１３
２．１３３を出力とする第１．第２．第３．第４のロウ
アドレス回路１１０，１１１，１１２．１１３と、コラ
ムアドレス１５２およびそれヤれ第１．第２．１１３
、第４のメモリ用集積回路群選択信号１００，１０１．
１０２．１０３を入力とし、それぞれ第１．第２ 、笛
３ 、第４のコラＡ７ド１／、Ｘタイ（ｙグ１４０．１
４１．１４２．１４３を出力とする第１．第２．第３．
纂４のコラムアドレス回路１２０．１２１，１２２．１
２３と、 ２ｍ本の前記すべてのメ峰り用集積回路内の
アドレスを指定するアドレス信号１０４とアドレス切替
えタイミング１５１を入力とし０ｍ本の前記すべてのメ
モリ用集積回路へ与えられるアドレス信号１５４を出力
とするアドレス（ロ）路１０８と％読出し／書込信号１
０５および書込みタイミング１５０を入力とし、前記す
べてのメモリ用集積回路へ与えられる書込みタイミング
を出力とする書込み回路１０９と會含んで構成されてい
る◎ この記憶・装置において、メモリ用集積回路００゜０１
．０２．０３；１Ｇ、１１．１１１３：２Ｇ、２１．２
２゜ｚ３；・＊（ｎ−ｘ）ｏ、（ｎ−ｘ）ｘ＊ （ｎ−
１）２．（ｎ−ｘ）３；”０＊”ｔｌｓｎ２ｅ”３すべ
てにアドレス信号１５４および書込みタイミング１５５
が入力され、メモリ用集積回路００６１０＠２０＠−（
ｎ−１）０１ｎＯ；０１％１１１１２１ｍ”ｚ（ｎ ｔ
）ｌｌ”ｌ；０２＊ｔ２ｓ２２ｅ−ｅ（ｎ−１）２ ｅ
”２ ；０３ ｔ １３ ＠ ２３ ｅ・＝ｓ （ｎ−
１）ａ ｅ”３にそれぞれロワアドレスタイミング１３
０．コラムアドレスタイミング１４０；■クアドレスタ
イ電ング１３１、コラムアドレスタイ建ング１４１：ロ
ウアドレスタイミング１３２．コラムアドレスタイミン
グ１４２；ロシアドレスタイミング１３３．コラムアド
レスタイミング１４３が入力され、メモリ用集積回路０
０．０１．０２．０３；１０．１１．１２．１３；２０
゜２１＠２２．２３ニー：（１−１）Ｌ（ｎ−１）１１
１（３１−１）２＋１ （ｎ２） ３ ； ｎｏ ＊
ｎｉ 、＋ａ２ｅ”３ ヘそれぞれ入力デーＩｔ０５．
１５＠２Ｌ・、（ＩＩ−１）ＬａＩ３が入力され、メモ
リ用集積回路００．Ｏｌ、０２，０３；１０゜１１％１
２１１３；２Ｇ８２１６２２＠２３；−；（Ｉｎ−ｔ）
ｏ。
（ｎ−１）ｌｌ（ｆｉ−１）２．（ｎ−１）３；ｆｉＯ
，ａｌ１０２１ｎ３から出力されるデータ社それぞれ出
力データ０４．１４．２４（Ｅｌ−１）４．ＩＩ４
として出力される０次に、この記憶装置の動作について
説明する・先ず、メそす用集積回路群００＊１０＊２０
ｍ”−”＊（ａ−１）０．１１０の任意のアドレスに対
しそれヤれ書込みデー夕Ｏ５＊ＩＳ、２５．−＠（Ｉｎ
−１）５．ｎ５ を書込む場合には、タイミング起動信
号１０６を与えるとともに、読出し／書込み信号１０５
を書込み指定状態にして第１のメモリ用集積回路選択信
号１００を選択状態にして与え、かつ前記メモリ用集積
回路群中の任意のアドレスをアドレス信号１０４により
与えると、タイミング発生回路１０６よｊロシアドレス
タイミング１５３が所定の時間に出力されてロウアドレ
ス回路１１０Ｃ）出力として口９アドレスタイミング１
３０が出力され１次いでアドレス切替えタイミング１５
１が所定の時間に出力されて、嬬じめアドレス回路１０
Ｂの出力として出力されていた２ｍ本のアドレス信号の
うちのＩｍ本に代って残）のｍ本のアドレスが出力され
て、さらにコラムアドレス信号１５２が出力され、フラ
ムアドレス回路１２Ｇの出力としてコラムアドレスタイ
ζフグ１４０が出力され、その後の所定の時間で書込み
タイミング１５０が出力され、書込み回路１０９から書
込みタイミング１５５が出力され、−ずれもメモリ用集
積回路群００．１０゜２０ ＠−１（ｎ−１）０ ＊ｌ
ｌ０Ｋ与えられ、これらのメモリ用集積１ｉｆｆ１Ｍ＃
００．１Ｇ、２Ｇ、−、（Ｉｎ−１）０．ｎＯのアドレ
ス信号１０４によ）指定され九アドレスぺそれぞれ書込
みデータ０５ｅ１５ｅ２５＊−＠（Ｉｍ−１）５．ｎ５
が書込まれる０また。メそり用集積回路群００．１０．
２０＠−・・、（ｎ−ｔ）ｏ、ｎｏの任意のアドレスか
ら読出しを行なう場合には％超勤信号１０６を与えると
ともに％第１（Ｄメそり用集積回路群選択信号１００を
選択状態にし、読出し／書込み信号１０５を読出し状態
にして、当該メモリ用集積回路群内の任意のアドレスを
アドレス信号１０４により与えると、書込み動作と同様
にしてタイミング発生回路１０７よりロクアドレスタイ
電ング１５３１アドレス切替えタイ電ング１５１．コラ
ムアドレスタイ建ング１５２．書込みタイミング１５０
が所定の時間に出力され、ロクアドレスタイ電ング１３
Ｇについで、ｍ本のアドレス信号１５４はアドレスタイ
電ング１５１に従うて切替９．さらにコラムアドレスタ
イ主ング１４Ｇが出力されるが、読出し／書込み信号１
０５社読出し状態なので、書込みタイミング１５５は出
力されず、この場合にはメモリ用集積回路１１＄００．
１０．２Ｇ、・・・。
，ａｌ１０２１ｎ３から出力されるデータ社それぞれ出
力データ０４．１４．２４（Ｅｌ−１）４．ＩＩ４
として出力される０次に、この記憶装置の動作について
説明する・先ず、メそす用集積回路群００＊１０＊２０
ｍ”−”＊（ａ−１）０．１１０の任意のアドレスに対
しそれヤれ書込みデー夕Ｏ５＊ＩＳ、２５．−＠（Ｉｎ
−１）５．ｎ５ を書込む場合には、タイミング起動信
号１０６を与えるとともに、読出し／書込み信号１０５
を書込み指定状態にして第１のメモリ用集積回路選択信
号１００を選択状態にして与え、かつ前記メモリ用集積
回路群中の任意のアドレスをアドレス信号１０４により
与えると、タイミング発生回路１０６よｊロシアドレス
タイミング１５３が所定の時間に出力されてロウアドレ
ス回路１１０Ｃ）出力として口９アドレスタイミング１
３０が出力され１次いでアドレス切替えタイミング１５
１が所定の時間に出力されて、嬬じめアドレス回路１０
Ｂの出力として出力されていた２ｍ本のアドレス信号の
うちのＩｍ本に代って残）のｍ本のアドレスが出力され
て、さらにコラムアドレス信号１５２が出力され、フラ
ムアドレス回路１２Ｇの出力としてコラムアドレスタイ
ζフグ１４０が出力され、その後の所定の時間で書込み
タイミング１５０が出力され、書込み回路１０９から書
込みタイミング１５５が出力され、−ずれもメモリ用集
積回路群００．１０゜２０ ＠−１（ｎ−１）０ ＊ｌ
ｌ０Ｋ与えられ、これらのメモリ用集積１ｉｆｆ１Ｍ＃
００．１Ｇ、２Ｇ、−、（Ｉｎ−１）０．ｎＯのアドレ
ス信号１０４によ）指定され九アドレスぺそれぞれ書込
みデータ０５ｅ１５ｅ２５＊−＠（Ｉｍ−１）５．ｎ５
が書込まれる０また。メそり用集積回路群００．１０．
２０＠−・・、（ｎ−ｔ）ｏ、ｎｏの任意のアドレスか
ら読出しを行なう場合には％超勤信号１０６を与えると
ともに％第１（Ｄメそり用集積回路群選択信号１００を
選択状態にし、読出し／書込み信号１０５を読出し状態
にして、当該メモリ用集積回路群内の任意のアドレスを
アドレス信号１０４により与えると、書込み動作と同様
にしてタイミング発生回路１０７よりロクアドレスタイ
電ング１５３１アドレス切替えタイ電ング１５１．コラ
ムアドレスタイ建ング１５２．書込みタイミング１５０
が所定の時間に出力され、ロクアドレスタイ電ング１３
Ｇについで、ｍ本のアドレス信号１５４はアドレスタイ
電ング１５１に従うて切替９．さらにコラムアドレスタ
イ主ング１４Ｇが出力されるが、読出し／書込み信号１
０５社読出し状態なので、書込みタイミング１５５は出
力されず、この場合にはメモリ用集積回路１１＄００．
１０．２Ｇ、・・・。
（ａ−ｘ）ｏｅｎｏのアドレス信号１５４によ）指定さ
れ九アドレスから銃゛出しデータ０４．１４．２４゜−
、（ＩＩ−１）４＊ｆｉ４が出力される。
れ九アドレスから銃゛出しデータ０４．１４．２４゜−
、（ＩＩ−１）４＊ｆｉ４が出力される。
以上の説明ではメモリ用集積回路群００ 、１０゜２０
６−＊ （ｎ−１）０ 、 ｆｉｏが選択され九場合に
ついて説明し九が、他のメモリ用集積−路群に対し書込
みまたは読出しを行なう場合には、第１のメモリ用集積
回路群選択信号ｌＯＯを選択状態にする代〕に第２．菖
３ｔ＆線第４０メモリ用集積回路ｉ選択信号１０１．１
０！または１０４を選択状態にすればよい。
６−＊ （ｎ−１）０ 、 ｆｉｏが選択され九場合に
ついて説明し九が、他のメモリ用集積−路群に対し書込
みまたは読出しを行なう場合には、第１のメモリ用集積
回路群選択信号ｌＯＯを選択状態にする代〕に第２．菖
３ｔ＆線第４０メモリ用集積回路ｉ選択信号１０１．１
０！または１０４を選択状態にすればよい。
ところで、ここで用い九メモリ用集積回路のタイミング
設定条件社、ロウアドレスタイミング１３０．１３１，
１３２．１３３を基準としてアドレス信号１５４の切替
えタイ電ングコツムアドレスタイミング１３１，１４１
．１４１１４３％書込みタイミング１５５は、それヤれ
式（１）のＴ、、Ｔ、、Ｔ、に対広し。
設定条件社、ロウアドレスタイミング１３０．１３１，
１３２．１３３を基準としてアドレス信号１５４の切替
えタイ電ングコツムアドレスタイミング１３１，１４１
．１４１１４３％書込みタイミング１５５は、それヤれ
式（１）のＴ、、Ｔ、、Ｔ、に対広し。
タイミング発生回路１０７の出力タイミング１５１．１
５２．１５０はラスタイミング１５３を基準としてそれ
ぞれｋＡｕ・、 ｋＡｕ、 、 ｋｍ−の温度偏差があ
るものとすれば１式（６）ＯＴｊ、Ｔｊ、Ｔｊのように
定めればよ−。
５２．１５０はラスタイミング１５３を基準としてそれ
ぞれｋＡｕ・、 ｋＡｕ、 、 ｋｍ−の温度偏差があ
るものとすれば１式（６）ＯＴｊ、Ｔｊ、Ｔｊのように
定めればよ−。
タイミング発生回路１０７は、すでに説明したように、
温度変動がありて屯よ〈、ただそれぞれのタイ建ング出
力間Ｏａｆ変動が一様、すなわち第１図（旬〜（ｃｔの
説明にシけるｋが同一装置内で一定であればよく、単一
の半導体基板内Ｋｌ！現し九場合Ｋｔｉｆ！はこの条件
が満たされる。
温度変動がありて屯よ〈、ただそれぞれのタイ建ング出
力間Ｏａｆ変動が一様、すなわち第１図（旬〜（ｃｔの
説明にシけるｋが同一装置内で一定であればよく、単一
の半導体基板内Ｋｌ！現し九場合Ｋｔｉｆ！はこの条件
が満たされる。
第３図は本発明の一実施例のプロッタ図である。
この実施例のタイミング発生回路は、起動信号２６１と
内部タロツク２６Ｇを入力とし、複数の遅延ｉロック２
６２を出力とするシフトレジスタ２０Ｇと、複数の遅延
クロック２６２およびそれぞれ第１．第２．Ｊｌ１３．
第４のセット条件信号２２１．２２２．２２３．２２４
％第１．第２．第３．第４のリセット条件信号２３１４
４１．２５１を入力とし、それぞれ第１．第２．第３．
第４のタイミング２５１，２５２．２５３．２Ｓ４を出
力とする第１．鮪２、第３．第４のセットリセット７リ
ツプフロツプ回路２０１．２０２，２０３．２０４と、
それぞれ嬉ｌ、第２ 、ｊｌＥ３ 、ｊｌＥ４のタイミ
ング２５１．２５２゜２５３．２５４および第１．第２
．第３．第４の詳細タイミング設定信号２４１．！４１
２４３．２４４を入力としそれぞれ詳細タイミング２６
１．２６Ｌ２６３．２６４を出力とする第１．第２．菖
３．第４の遅延回路２１１．２１２，２１３．２１４と
から構成される。
内部タロツク２６Ｇを入力とし、複数の遅延ｉロック２
６２を出力とするシフトレジスタ２０Ｇと、複数の遅延
クロック２６２およびそれぞれ第１．第２．Ｊｌ１３．
第４のセット条件信号２２１．２２２．２２３．２２４
％第１．第２．第３．第４のリセット条件信号２３１４
４１．２５１を入力とし、それぞれ第１．第２．第３．
第４のタイミング２５１，２５２．２５３．２Ｓ４を出
力とする第１．鮪２、第３．第４のセットリセット７リ
ツプフロツプ回路２０１．２０２，２０３．２０４と、
それぞれ嬉ｌ、第２ 、ｊｌＥ３ 、ｊｌＥ４のタイミ
ング２５１．２５２゜２５３．２５４および第１．第２
．第３．第４の詳細タイミング設定信号２４１．！４１
２４３．２４４を入力としそれぞれ詳細タイミング２６
１．２６Ｌ２６３．２６４を出力とする第１．第２．菖
３．第４の遅延回路２１１．２１２，２１３．２１４と
から構成される。
起動信号２６１が与えられると、内部クロックによりシ
フトレジスタ２００内で複数の遅延クロック２６２が発
生され、第１．ＪＩＩ２．第３．第４のセット条件信号
２２１．２２２，２２３．２２４によりそれヤれのタイ
ミングの前縁時間がおおまかに定められ、を九第１．第
２．第３．第４のリセット条件信号２３１，２３２，２
３３．２３４によりそれぞれのタイミングの後縁時間が
おおまかに定められ。
フトレジスタ２００内で複数の遅延クロック２６２が発
生され、第１．ＪＩＩ２．第３．第４のセット条件信号
２２１．２２２，２２３．２２４によりそれヤれのタイ
ミングの前縁時間がおおまかに定められ、を九第１．第
２．第３．第４のリセット条件信号２３１，２３２，２
３３．２３４によりそれぞれのタイミングの後縁時間が
おおまかに定められ。
さらに第１．第２．第３．第４の詳細タイミング設定信
号に２４１．２４２，２４３．２４４によりそれぞれ多
段ゲート接続により構成された遅延回路２１１．２１２
．２１３のゲート段数を切替えて前縁また線後縁時間を
詳細に調整して、詳細タイミング２６１．２６２，２６
３．２６４が出力される。
号に２４１．２４２，２４３．２４４によりそれぞれ多
段ゲート接続により構成された遅延回路２１１．２１２
．２１３のゲート段数を切替えて前縁また線後縁時間を
詳細に調整して、詳細タイミング２６１．２６２，２６
３．２６４が出力される。
第３図に示したような回路構成を単一の半導体基板内に
爽゛現すれば、遅延クロックによシ動作するフリップフ
ロップ−路２０１．２０２，２０３．２０４の出力迄は
温度変差が小さく、遅延回路２１１゜２１２．２１３．
２１４の遅延時間に関しては比較的温度偏差が大きいと
予想されるが、同一半導体基板上で仁れらの回路が構成
されると、温度偏差ははは一様に変動するのて、第２図
の実施例に示したタイミング発生回路１０７に利用する
ＯＫ好適である◎ 本発明は１以上説明したように％多相のタイミングを必
要とするディジタル装置において、同一半導体基板に種
数の多段接続後ゲートより構成されるタイミング発生回
路を形成し、これにより多、相タインングを発生させる
のでタイミングの温度依存性の変動を一様にしてディジ
タル装置の性能低下を少くする効果がある。
爽゛現すれば、遅延クロックによシ動作するフリップフ
ロップ−路２０１．２０２，２０３．２０４の出力迄は
温度変差が小さく、遅延回路２１１゜２１２．２１３．
２１４の遅延時間に関しては比較的温度偏差が大きいと
予想されるが、同一半導体基板上で仁れらの回路が構成
されると、温度偏差ははは一様に変動するのて、第２図
の実施例に示したタイミング発生回路１０７に利用する
ＯＫ好適である◎ 本発明は１以上説明したように％多相のタイミングを必
要とするディジタル装置において、同一半導体基板に種
数の多段接続後ゲートより構成されるタイミング発生回
路を形成し、これにより多、相タインングを発生させる
のでタイミングの温度依存性の変動を一様にしてディジ
タル装置の性能低下を少くする効果がある。
第１図（匍〜（ｂ）はタイミング偏差を説明するための
タイムチャｉト、第２図線本発明の一実施例を使用する
記憶装置の一例のブロック図、第３図は本発明の一実施
例のブロック図である。 ００．０１．Ｏ：１．０３；１Ｇ、１１．１２．１３：
２０．２１゜２Ｌ２３；−；（ｆｌ−１）０．（ｆｌ−
１）１．（ｉｒ−１）２８（ｎ−１）３：１１０．ｆｉ
ｌ、ｆｌ２．ｆｌ３−−−−−メモリ用集積回路。 ０４＠１４１２１−ｅ（Ｉｍ−１）４＠ｆｉ４−−−−
−読出しデータ、０５．１５．２５．・−ｍ （！Ｉ−
ｔ ） ｓ 、 ｍｓ −・−書込みデータ％１０Ｇ−
１０３−−−−メモリ用集積回路群選択信号、１０４−
−−−−アドレス信号、 ｌ Ｏ５−−−−−−読出し
／書込み信号、１０６−・・−起動信号％１Ｇ？−・・
・−タイミング発生ｉ路、１０ｇ−・−アドレス回路、
１０９−−−−−一書込み回路、 １１Ｇ−１１３−−
−−ｏ ９アドレス回路、１２０−％−１２３−−−コ
ラムアドレス回路％１３０〜１３３−−−一ロクアドレ
スタイセング、１４０〜１４３・・・・−コラムアドレ
スタイミング％１５０−一書込みタイミング、 １５１
−−−−−アドレス切替えタイ宅ング、１５２−＝−コ
ラムアドレスタイ電ング％ １５３・−＝−ａウアドレ
スタイ電ング、１５４−−−・アドレス信号、１５５−
・・−書込みタイミング。 ２００−−−−軸シ７トレジスタ、２０１〜２０４・・
・・・・フリップフロップ回路、 ２１１〜２１４−・
−遅延回路、２２１〜２２４−・・・・・セット条件信
号、２３１〜２３４−−−リセット条件信号、２４１〜
２４４−・−詳細タインング設定信号、２５１〜２５４
−ｍ−タイミング、２６１〜２６４／１２） （ｂ） 第 ／ 回
タイムチャｉト、第２図線本発明の一実施例を使用する
記憶装置の一例のブロック図、第３図は本発明の一実施
例のブロック図である。 ００．０１．Ｏ：１．０３；１Ｇ、１１．１２．１３：
２０．２１゜２Ｌ２３；−；（ｆｌ−１）０．（ｆｌ−
１）１．（ｉｒ−１）２８（ｎ−１）３：１１０．ｆｉ
ｌ、ｆｌ２．ｆｌ３−−−−−メモリ用集積回路。 ０４＠１４１２１−ｅ（Ｉｍ−１）４＠ｆｉ４−−−−
−読出しデータ、０５．１５．２５．・−ｍ （！Ｉ−
ｔ ） ｓ 、 ｍｓ −・−書込みデータ％１０Ｇ−
１０３−−−−メモリ用集積回路群選択信号、１０４−
−−−−アドレス信号、 ｌ Ｏ５−−−−−−読出し
／書込み信号、１０６−・・−起動信号％１Ｇ？−・・
・−タイミング発生ｉ路、１０ｇ−・−アドレス回路、
１０９−−−−−一書込み回路、 １１Ｇ−１１３−−
−−ｏ ９アドレス回路、１２０−％−１２３−−−コ
ラムアドレス回路％１３０〜１３３−−−一ロクアドレ
スタイセング、１４０〜１４３・・・・−コラムアドレ
スタイミング％１５０−一書込みタイミング、 １５１
−−−−−アドレス切替えタイ宅ング、１５２−＝−コ
ラムアドレスタイ電ング％ １５３・−＝−ａウアドレ
スタイ電ング、１５４−−−・アドレス信号、１５５−
・・−書込みタイミング。 ２００−−−−軸シ７トレジスタ、２０１〜２０４・・
・・・・フリップフロップ回路、 ２１１〜２１４−・
−遅延回路、２２１〜２２４−・・・・・セット条件信
号、２３１〜２３４−−−リセット条件信号、２４１〜
２４４−・−詳細タインング設定信号、２５１〜２５４
−ｍ−タイミング、２６１〜２６４／１２） （ｂ） 第 ／ 回
Claims (1)
- 複数の多段グー）ｉｌｌ！により構成される遅延回路を
含み、該遅延回路のそれすれが多相タイミングを発生す
るタイミング発生回路を同−半導体基′板に含むことを
特徴とするディジタル装置〇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118835A JPS5819929A (ja) | 1981-07-29 | 1981-07-29 | デイジタル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118835A JPS5819929A (ja) | 1981-07-29 | 1981-07-29 | デイジタル装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5819929A true JPS5819929A (ja) | 1983-02-05 |
Family
ID=14746328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56118835A Pending JPS5819929A (ja) | 1981-07-29 | 1981-07-29 | デイジタル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819929A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210002A (ja) * | 1988-03-16 | 1990-01-12 | Bloom Eng Co Inc | 蓄熱バーナにおけるＮＯｘの生成を抑制する方法と装置 |
| JP2009064526A (ja) * | 2007-09-07 | 2009-03-26 | Elpida Memory Inc | タイミング制御回路及び半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5382142A (en) * | 1976-12-27 | 1978-07-20 | Fujitsu Ltd | Clock distributing system |
| JPS5418638A (en) * | 1977-07-08 | 1979-02-10 | Xerox Corp | Decentralized timing unit |
-
1981
- 1981-07-29 JP JP56118835A patent/JPS5819929A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5382142A (en) * | 1976-12-27 | 1978-07-20 | Fujitsu Ltd | Clock distributing system |
| JPS5418638A (en) * | 1977-07-08 | 1979-02-10 | Xerox Corp | Decentralized timing unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210002A (ja) * | 1988-03-16 | 1990-01-12 | Bloom Eng Co Inc | 蓄熱バーナにおけるＮＯｘの生成を抑制する方法と装置 |
| JP2009064526A (ja) * | 2007-09-07 | 2009-03-26 | Elpida Memory Inc | タイミング制御回路及び半導体記憶装置 |
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