JPS58199496A - 欠陥救済回路を有する半導体メモリ - Google Patents
欠陥救済回路を有する半導体メモリInfo
- Publication number
- JPS58199496A JPS58199496A JP57079938A JP7993882A JPS58199496A JP S58199496 A JPS58199496 A JP S58199496A JP 57079938 A JP57079938 A JP 57079938A JP 7993882 A JP7993882 A JP 7993882A JP S58199496 A JPS58199496 A JP S58199496A
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- Japan
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- word
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C21/00—Digital stores in which the information circulates continuously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体メモリの欠陥救済回路に関し、特に不
良となったワード線もしくはデータ線と予備線とを置換
する回路に関する。
良となったワード線もしくはデータ線と予備線とを置換
する回路に関する。
第１図に従来の、不良となったワード線もしくはデータ
線と予備線とを置換する回路を示す。各回路の詳しい動
作は、本発明の詳細な説明するので、ここでは切り換え
の主要点のみの説明にと−どめる。アドレス比較回路Ａ
Ｃの記憶内容が入力で説明する）となり、パルスφ！Ｘ
が高電圧となるとＡＮＤ回路の出力φｋが高電圧となる
。この信号は、正規の全デコーダＸＤの入力となってお
り、Ｘ１ｌ−全部オフして正規のワード線ＷＬ−１をす
べて非選択にする。−万予備デコーダの出力は、予備ワ
ード前置ドライバＰＷＤに入っておシ、ワード駆動パル
スφＸとのＡＮＤで、予備ワード線ドライバ８ＷＤｔ−
通して予備ワード線ＷＬｓが駆動される。本方式の欠点
は、第１に第２図に示す正ズが大きくなる点にある。ま
た第２には、信号φにの配線がチップ全体に約６Ｗ＋走
り、信号遅延が大きい点にある。
線と予備線とを置換する回路を示す。各回路の詳しい動
作は、本発明の詳細な説明するので、ここでは切り換え
の主要点のみの説明にと−どめる。アドレス比較回路Ａ
Ｃの記憶内容が入力で説明する）となり、パルスφ！Ｘ
が高電圧となるとＡＮＤ回路の出力φｋが高電圧となる
。この信号は、正規の全デコーダＸＤの入力となってお
り、Ｘ１ｌ−全部オフして正規のワード線ＷＬ−１をす
べて非選択にする。−万予備デコーダの出力は、予備ワ
ード前置ドライバＰＷＤに入っておシ、ワード駆動パル
スφＸとのＡＮＤで、予備ワード線ドライバ８ＷＤｔ−
通して予備ワード線ＷＬｓが駆動される。本方式の欠点
は、第１に第２図に示す正ズが大きくなる点にある。ま
た第２には、信号φにの配線がチップ全体に約６Ｗ＋走
り、信号遅延が大きい点にある。
本発明の目的は、上記チップサイズの増加および遅延時
間の増加が少ない予備線と不良となったワード線もしく
はデータ線との置換回路を提案すること腎ある。
間の増加が少ない予備線と不良となったワード線もしく
はデータ線との置換回路を提案すること腎ある。
ダを偏御４鮎めで”ｌ、もつと大もとて１本のワード駆
動パルスφＸの近くで制御してやれば簡単であることが
わかった。
動パルスφＸの近くで制御してやれば簡単であることが
わかった。
足下、本発明の二実施例を第２図により説明す ゛る
。第２図は、不良のあるワード線と予備ワード線、との
切り換え回路を示すが、データ線の切り換えに関しても
同様である。ここではワード線の切換部分のみ示す。
。第２図は、不良のあるワード線と予備ワード線、との
切り換え回路を示すが、データ線の切り換えに関しても
同様である。ここではワード線の切換部分のみ示す。
本発明の特徴は、個別のデコーダ段階で切υ換えを制ｉ
１するのではなく、もつと大もとのワード駆動パルスを
制御すぎこと゛にあ□る。外部アドレス入力Ａ ６−Ａ
＋は、アドレスバッファＡＢでチップ内部の電圧レベ
ルで変換されて内部アドレス信号にされる。内部アドレ
ス信号は入力信号、と同位相のツルー信号ａＱ−・・・
・・ａＬｌ及びこれと相補関係にあるコンブリメント信
号ａ０・・・・・・ａｌとｉ−ラ成る。この２つの（８
号は、各アドレスバッファ毎に設けられたアドレス比較
回路ＡＣに入る。アドレス比獣回路には、オンチップＲ
ＯＭが入っており、４ それをプ、ログラムすることに
より、出力のスイッチ′Ｓを上記ツルーもしくはコンブ
リメントのいずれや３に接続する。この出力は予備デコ
ーダ８Ｄの入力となる。予備デコーダは通誓のＮＯＲ回
路である。たとえばアドレス全てＯの番地のワード線を
置き換える場合、ＡＣのスイッチＳはずべてツルーの方
向へプログラムされる。以下社圧関係は、ＮＭＯ８の場
合で示すが、この場合外部アドレス入力へ〇〜ＡＩがす
べて０゛Ｖ（論蜘”０”）のとき、ＡＣの内容と一致し
、”ツルー信号−ａ０〜ａ１がＳＤに入る。これらアミ
゛号電圧はす果て０■であるから１．ＮＯＲ回路ＳＤの
出力は高電圧（ＳＤ選択状態）となる。実際に、は、Ｓ
Ｄにもう一本エネーブル信号が入力として入って１いる
。この役割は、欠陥救済を行うが否かを判定するもので
ある。
１するのではなく、もつと大もとのワード駆動パルスを
制御すぎこと゛にあ□る。外部アドレス入力Ａ ６−Ａ
＋は、アドレスバッファＡＢでチップ内部の電圧レベ
ルで変換されて内部アドレス信号にされる。内部アドレ
ス信号は入力信号、と同位相のツルー信号ａＱ−・・・
・・ａＬｌ及びこれと相補関係にあるコンブリメント信
号ａ０・・・・・・ａｌとｉ−ラ成る。この２つの（８
号は、各アドレスバッファ毎に設けられたアドレス比較
回路ＡＣに入る。アドレス比獣回路には、オンチップＲ
ＯＭが入っており、４ それをプ、ログラムすることに
より、出力のスイッチ′Ｓを上記ツルーもしくはコンブ
リメントのいずれや３に接続する。この出力は予備デコ
ーダ８Ｄの入力となる。予備デコーダは通誓のＮＯＲ回
路である。たとえばアドレス全てＯの番地のワード線を
置き換える場合、ＡＣのスイッチＳはずべてツルーの方
向へプログラムされる。以下社圧関係は、ＮＭＯ８の場
合で示すが、この場合外部アドレス入力へ〇〜ＡＩがす
べて０゛Ｖ（論蜘”０”）のとき、ＡＣの内容と一致し
、”ツルー信号−ａ０〜ａ１がＳＤに入る。これらアミ
゛号電圧はす果て０■であるから１．ＮＯＲ回路ＳＤの
出力は高電圧（ＳＤ選択状態）となる。実際に、は、Ｓ
Ｄにもう一本エネーブル信号が入力として入って１いる
。この役割は、欠陥救済を行うが否かを判定するもので
ある。
予備デコーダの出力は、そのま筐前置予備ワード線ドラ
イバＰＷＤに入っており、ワード線駆動パルスφＸが入
ると、予備ワード線が高電圧となシ選択状態となる。一
方正規のワード線ヲオフするルートは、φＸより一つ前
のパルスφｍ）（が入ると、ドライバＫＤ’に通してワ
ードプリデコーダＰＸＤ（これは、従来のダイナミック
メモリで使われているものに余分のトランジスタを１個
追加したもの）に入り、この信号が高電圧（予備ワード
線選択）になるとＰＸＤの出力が０■となｐ１φＸが入
ってもワード電圧φｘｔｏｏ〜φｘｔｔは０■のままで
、ＸＤのどれか一つが選択されてももともと電圧がＯｖ
のため、すべてのワード線は、非選択となる。
イバＰＷＤに入っており、ワード線駆動パルスφＸが入
ると、予備ワード線が高電圧となシ選択状態となる。一
方正規のワード線ヲオフするルートは、φＸより一つ前
のパルスφｍ）（が入ると、ドライバＫＤ’に通してワ
ードプリデコーダＰＸＤ（これは、従来のダイナミック
メモリで使われているものに余分のトランジスタを１個
追加したもの）に入り、この信号が高電圧（予備ワード
線選択）になるとＰＸＤの出力が０■となｐ１φＸが入
ってもワード電圧φｘｔｏｏ〜φｘｔｔは０■のままで
、ＸＤのどれか一つが選択されてももともと電圧がＯｖ
のため、すべてのワード線は、非選択となる。
、以上説明したことがら明らかなように、本発明は、１
）付加トランジスタが４個（２ビツトのプリデコード方
式の場合）と少なく、明らかに従来のｍ個（６４にビッ
トメモリではｍ＝２５６）に比ベチップサイズを小さく
できること、２）切シ換えを間接周辺で行うため、チッ
プのどの場所に配置してもよくフレクシビイリテイがあ
る、３）ＫＤ、ＰＸＤ′ｆｔ近接して配置できるため配
線長が短かく、高速化が可能という利点を有する。
）付加トランジスタが４個（２ビツトのプリデコード方
式の場合）と少なく、明らかに従来のｍ個（６４にビッ
トメモリではｍ＝２５６）に比ベチップサイズを小さく
できること、２）切シ換えを間接周辺で行うため、チッ
プのどの場所に配置してもよくフレクシビイリテイがあ
る、３）ＫＤ、ＰＸＤ′ｆｔ近接して配置できるため配
線長が短かく、高速化が可能という利点を有する。
第１図は、従来のデコーダ制御による置換回路、第２図
は、周知のＮＯＲ型デコーダ、第３図は本発明による置
換回路である。
は、周知のＮＯＲ型デコーダ、第３図は本発明による置
換回路である。
Claims (1)
- １、予備のワード線もしくはデータ線を有する半導体メ
モリにおいて、予備のワード線もしくはデータ線が選択
された場合、正規のワード線もしくけデータ線を非選択
にする方法として、正規のワード線もしくはデータ線を
駆動するワード線駆動パルスもしくはデータ線選択パル
スをオフすることにより行うことを特長とする欠陥救済
回路を有する半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079938A JPS58199496A (ja) | 1982-05-14 | 1982-05-14 | 欠陥救済回路を有する半導体メモリ |
| KR1019830002058A KR840004982A (ko) | 1982-05-14 | 1983-05-13 | 반도체 메모리의 결함구제 회로 |
| EP83104747A EP0094645A3 (en) | 1982-05-14 | 1983-05-13 | Fault-tolerant circuitry for semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079938A JPS58199496A (ja) | 1982-05-14 | 1982-05-14 | 欠陥救済回路を有する半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58199496A true JPS58199496A (ja) | 1983-11-19 |
Family
ID=13704256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57079938A Pending JPS58199496A (ja) | 1982-05-14 | 1982-05-14 | 欠陥救済回路を有する半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0094645A3 (ja) |
| JP (1) | JPS58199496A (ja) |
| KR (1) | KR840004982A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142800A (ja) * | 1984-08-02 | 1986-03-01 | シーメンス、アクチエンゲゼルシヤフト | 集積書込み‐読出しメモリ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950001837B1 (ko) * | 1992-07-13 | 1995-03-03 | 삼성전자주식회사 | 퓨우즈 박스를 공유하는 로우 리던던시 회로 |
| JP3351595B2 (ja) * | 1993-12-22 | 2002-11-25 | 株式会社日立製作所 | 半導体メモリ装置 |
| JPH08293198A (ja) * | 1995-04-21 | 1996-11-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5928560Y2 (ja) * | 1979-11-13 | 1984-08-17 | 富士通株式会社 | 冗長ビットを有する記憶装置 |
-
1982
- 1982-05-14 JP JP57079938A patent/JPS58199496A/ja active Pending
-
1983
- 1983-05-13 EP EP83104747A patent/EP0094645A3/en not_active Withdrawn
- 1983-05-13 KR KR1019830002058A patent/KR840004982A/ko not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142800A (ja) * | 1984-08-02 | 1986-03-01 | シーメンス、アクチエンゲゼルシヤフト | 集積書込み‐読出しメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR840004982A (ko) | 1984-10-31 |
| EP0094645A2 (en) | 1983-11-23 |
| EP0094645A3 (en) | 1986-10-15 |
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