JPH02148499A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02148499A JPH02148499A JP63302847A JP30284788A JPH02148499A JP H02148499 A JPH02148499 A JP H02148499A JP 63302847 A JP63302847 A JP 63302847A JP 30284788 A JP30284788 A JP 30284788A JP H02148499 A JPH02148499 A JP H02148499A
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- JP
- Japan
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- memory cell
- cell array
- fuses
- semiconductor memory
- mos transistor
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
この発明は半導体集積回路よって形成された半導体記憶
装置の不良品の救済方法に関するものである。
装置の不良品の救済方法に関するものである。
［従来の技術１
第７図は従来の不良品の救済用冗長回路を備えた半導体
記憶装置の図である。図において、（２９）はメモリセ
ルアレイ、（３０）、（３１）は通常の行および列デコ
ーダ、（３２）は冗長メモリセルアレイ、（３３）、（
３４）は冗長行デコーダおよび冗長列デコーダである。
記憶装置の図である。図において、（２９）はメモリセ
ルアレイ、（３０）、（３１）は通常の行および列デコ
ーダ、（３２）は冗長メモリセルアレイ、（３３）、（
３４）は冗長行デコーダおよび冗長列デコーダである。
次に動作について説明する。
従来の半導体記憶装置は以上のように構成されているの
で、たとえば通常のメモリセルアレイ（２９）の中であ
る外部アドレスの組み合わせに相当する行あるいはビッ
トが正常に動作しない場合は、前記アドレス（Ａｎ−Ａ
、ｉ）の組み合わせ時のみ、通常のメモリセルアレイ（
２９）ではなく冗長メモリセルアレイ（２９）の行ある
いはビットを選択するようにする。すなわち、前記アド
レス（Ａｌｌ〜Ａｉ）の組み合わせが入力されたときの
み、通常の行デコーダ（３０）の出力を通常のメモリセ
ルアレイ（２９）へは伝えず、かわりに冗長行デコーダ
（３３）の出力を冗長メモリセルアレイ（３２）に伝え
るようにし、外部から見れば、あたかも前記正常に動作
しないアドレスの組み合わせ時でも正常に動作している
ように見えるようにする。列方向に正常に動作しない領
域がある場合も同様に冗長列デコーダ（３４）および冗
長メモリセルアレイ（３２）で置換する。
で、たとえば通常のメモリセルアレイ（２９）の中であ
る外部アドレスの組み合わせに相当する行あるいはビッ
トが正常に動作しない場合は、前記アドレス（Ａｎ−Ａ
、ｉ）の組み合わせ時のみ、通常のメモリセルアレイ（
２９）ではなく冗長メモリセルアレイ（２９）の行ある
いはビットを選択するようにする。すなわち、前記アド
レス（Ａｌｌ〜Ａｉ）の組み合わせが入力されたときの
み、通常の行デコーダ（３０）の出力を通常のメモリセ
ルアレイ（２９）へは伝えず、かわりに冗長行デコーダ
（３３）の出力を冗長メモリセルアレイ（３２）に伝え
るようにし、外部から見れば、あたかも前記正常に動作
しないアドレスの組み合わせ時でも正常に動作している
ように見えるようにする。列方向に正常に動作しない領
域がある場合も同様に冗長列デコーダ（３４）および冗
長メモリセルアレイ（３２）で置換する。
〔発明が解決しようとする課題１
従来の半導体記憶装置は以上のように構成されていたの
で、冗長回路分だけしか救済することができず不良品を
救済できる割合が低く、また不良品の救済率を上げるた
め冗長回路を増やすと、チップサイズが大きくなってし
まい総合的に歩留りが低下してしまうという問題点があ
った。
で、冗長回路分だけしか救済することができず不良品を
救済できる割合が低く、また不良品の救済率を上げるた
め冗長回路を増やすと、チップサイズが大きくなってし
まい総合的に歩留りが低下してしまうという問題点があ
った。
この発明は上記のような問題点を解決するためになされ
たもので、０個のメモリセルアレイより構成された容量
Ｘビットの半導体記憶装置において従来冗長回路を使っ
ても救済できず不良品として捨てていたものの中から容
量層ビットの半導体記憶装置を得ることを目的とする。
たもので、０個のメモリセルアレイより構成された容量
Ｘビットの半導体記憶装置において従来冗長回路を使っ
ても救済できず不良品として捨てていたものの中から容
量層ビットの半導体記憶装置を得ることを目的とする。
〔課題を解決するための手段ｊ
この発明に係る半導体記憶装置はｐ個に分割されたメモ
リセルアレイ各々につながるＬ／Ｏ線およびこのい線に
接続された／Ｏ８）ランジスタ。
リセルアレイ各々につながるＬ／Ｏ線およびこのい線に
接続された／Ｏ８）ランジスタ。
ヒユーズ、それからこの／Ｏ８ ）ランジスタのゲート
を制御するためのゲート入力信号発生回路を含むもので
ある。
を制御するためのゲート入力信号発生回路を含むもので
ある。
［作用１
上記のように構成された半導体記憶装置は０個のメモリ
セルアレイの内１つ以上ｏ−１個以下しか正常に動作し
ていない場合は、上記Ｉ／Ｏ ＃ｉにつながるヒユーズ
およびゲート入力信号発生回路中のヒユーズをカットす
る事により、常に正常に動作する１つのメモリセルアレ
イをアクセスするようにする。すなわち、外部アドレス
によらず常に正常に動作するメモリセルアレイを１つア
クセスするようにする。
セルアレイの内１つ以上ｏ−１個以下しか正常に動作し
ていない場合は、上記Ｉ／Ｏ ＃ｉにつながるヒユーズ
およびゲート入力信号発生回路中のヒユーズをカットす
る事により、常に正常に動作する１つのメモリセルアレ
イをアクセスするようにする。すなわち、外部アドレス
によらず常に正常に動作するメモリセルアレイを１つア
クセスするようにする。
、〔夾施例ｊ
以下、この発明の一実施例を図について説明する。第１
図はｎ＝４すなわち４つの分割されたメモリセルアレイ
より構成された半導体記憶装置の場合を示しているう第
１図において、（１）〜（８）は行および列デコーダ（
一部アドレス信号を省略しである） 、（９）〜（１２
）はメモリセルアレイに接続されりｖｏ Ｍ、（１３）
〜（１６）Ｈｌ／ＯＭ［接続サレタＭ ＯＳトランジ
スタ、（１７）〜（２０）はＶｉＯＳトランジスタ（１
３）〜（１６）に接続されたヒユーズ、（２１）はｖ。
図はｎ＝４すなわち４つの分割されたメモリセルアレイ
より構成された半導体記憶装置の場合を示しているう第
１図において、（１）〜（８）は行および列デコーダ（
一部アドレス信号を省略しである） 、（９）〜（１２
）はメモリセルアレイに接続されりｖｏ Ｍ、（１３）
〜（１６）Ｈｌ／ＯＭ［接続サレタＭ ＯＳトランジ
スタ、（１７）〜（２０）はＶｉＯＳトランジスタ（１
３）〜（１６）に接続されたヒユーズ、（２１）はｖ。
Ｓトランジヌタのゲート入力信号発生回路、（２２）〜
（２５）はメモリセルアレイ選択レジスタの出力、（２
６）は抵抗、（２７）はヒユーズ、（Ａｏ）〜（Ａ１）
はアドレス信号である。
（２５）はメモリセルアレイ選択レジスタの出力、（２
６）は抵抗、（２７）はヒユーズ、（Ａｏ）〜（Ａ１）
はアドレス信号である。
第２図はメモリセルアレイ１１″のみが正常動作してい
るときの救済後の例であるっ まず４つのメモリセルアレイが全て正常に動作している
場合について説明する、 アドレス（を号（Ａ１）によりメモリセルアレイ選択レ
ジスタの出力（２２）〜（２５）のうちどれか１つが１
Ｈ′となり他は全て１Ｌ“となる。（アドレス信号Ａ１
は行と列の２回に分けて＃Ｌ ＃ ｏｒ＃Ｈ＃を入力す
るので合計４とおり考えられる。）いま、アドレス信号
Ａ１により、メモリセルアレイ選択レジスタの出力（２
５）が＃Ｈ＃になったとすると、メモリセルアレイ＃１
＃につながるＩ／Ｏ線（９）に接続されたＭＯＳ ）ラ
ンジスタ（１３）のみが導通状態となり（他のｌ１ｉｏ
ｓトツンジスタ（１４）〜（１６）は非導通のままであ
る）メモリセルアレイ１１１と入力あるいは出力バッフ
ァ（２８）が接続される。尚、メモリセルアレイＩｌ＃
の中のどの番地かはアドレス信号（Ａ１）〜（ＡＩ−１
）によって決まる。
るときの救済後の例であるっ まず４つのメモリセルアレイが全て正常に動作している
場合について説明する、 アドレス（を号（Ａ１）によりメモリセルアレイ選択レ
ジスタの出力（２２）〜（２５）のうちどれか１つが１
Ｈ′となり他は全て１Ｌ“となる。（アドレス信号Ａ１
は行と列の２回に分けて＃Ｌ ＃ ｏｒ＃Ｈ＃を入力す
るので合計４とおり考えられる。）いま、アドレス信号
Ａ１により、メモリセルアレイ選択レジスタの出力（２
５）が＃Ｈ＃になったとすると、メモリセルアレイ＃１
＃につながるＩ／Ｏ線（９）に接続されたＭＯＳ ）ラ
ンジスタ（１３）のみが導通状態となり（他のｌ１ｉｏ
ｓトツンジスタ（１４）〜（１６）は非導通のままであ
る）メモリセルアレイ１１１と入力あるいは出力バッフ
ァ（２８）が接続される。尚、メモリセルアレイＩｌ＃
の中のどの番地かはアドレス信号（Ａ１）〜（ＡＩ−１
）によって決まる。
すなわち、４つのメモリセルアレイが正常に動作してい
る場合は、アドレス信号により４個のメモリセルアレイ
の内の１つ（Ａｔによって決まる）が選択され、そのメ
モリセルアレイ中のある番地（ＡＯ〜Ａ１−１によって
決まる）のデータが入力あるいは出力される。
る場合は、アドレス信号により４個のメモリセルアレイ
の内の１つ（Ａｔによって決まる）が選択され、そのメ
モリセルアレイ中のある番地（ＡＯ〜Ａ１−１によって
決まる）のデータが入力あるいは出力される。
次に、４つのメモリセルアレイの内メモリセルアレイ＃
１−のみが正常に動作している場合について説明する。
１−のみが正常に動作している場合について説明する。
まず、ゲート入力信号発生回路（２１）中のヒユーズ（
２７）をカットすると、各メモリセルアレイにつながる
Ｉ／Ｏ線（９）〜（１２）に接続された−０８）フンジ
スタ（１３）〜（１６）が全て導通状態となる。さらに
、正常に動作しているメモリセルアレイ″１１以外につ
ながるＩｌｏ Ｍ （／Ｏ）〜（１２）に設けられたヒ
ユーズ（１８）〜（２０）をカットする。上記の操作を
施したものを第２図に示す。このようにすれば、アドレ
ス信号（Ａ１）によらず常にメモリセルアレイ＃ｌ“と
入力あるいは出力バッファ（２８）が接続される。
２７）をカットすると、各メモリセルアレイにつながる
Ｉ／Ｏ線（９）〜（１２）に接続された−０８）フンジ
スタ（１３）〜（１６）が全て導通状態となる。さらに
、正常に動作しているメモリセルアレイ″１１以外につ
ながるＩｌｏ Ｍ （／Ｏ）〜（１２）に設けられたヒ
ユーズ（１８）〜（２０）をカットする。上記の操作を
施したものを第２図に示す。このようにすれば、アドレ
ス信号（Ａ１）によらず常にメモリセルアレイ＃ｌ“と
入力あるいは出力バッファ（２８）が接続される。
すなわち、アドレス信号（Ａ１）によらず４つのメモリ
セルアレイのうちの１つが常に選択されこのメモリセル
アレイ中のある番地（Ａ（１〜Ａ１−１によって決まる
）のデータが入出力される。（ただしこの、Ｘ 場合最初Ｘビットの記憶容量であったものか１ビツトの
記憶容量となる。） このことは、他のメモリセルアレイ１２１〜＃３＃につ
いても同様である。
セルアレイのうちの１つが常に選択されこのメモリセル
アレイ中のある番地（Ａ（１〜Ａ１−１によって決まる
）のデータが入出力される。（ただしこの、Ｘ 場合最初Ｘビットの記憶容量であったものか１ビツトの
記憶容量となる。） このことは、他のメモリセルアレイ１２１〜＃３＃につ
いても同様である。
なお、上記実施例ではゲート信号発生回路（２１）中に
ＮＯＲ回路を用いた場合を示したが、これをＡＮＤ回路
にしてもよい。この場合、抵抗（２６）とヒユーズ（２
７）の位置が逆になる（第３図参照）。
ＮＯＲ回路を用いた場合を示したが、これをＡＮＤ回路
にしてもよい。この場合、抵抗（２６）とヒユーズ（２
７）の位置が逆になる（第３図参照）。
また、上記実施例ではゲート信号発生回路（２１）中に
ＮＯＲ回路を用いた場合を示したが、これをＯＲ回路に
してもよい。この場合ＩＭＯ８）ランジスタ（１３）
〜（１６）がｒ−チャネ／Ｉ／ＭＯＳトランジスタとな
る（第４図参照）。
ＮＯＲ回路を用いた場合を示したが、これをＯＲ回路に
してもよい。この場合ＩＭＯ８）ランジスタ（１３）
〜（１６）がｒ−チャネ／Ｉ／ＭＯＳトランジスタとな
る（第４図参照）。
また、王妃実施例ではゲート信号発生回路（２１）中に
ＮＯＲ回路を用いた場合を示したが、これをＮＡＮＤＡ
ＮＤ回路もよい。この場合抵抗（２６）とヒユーズ（２
７）の位置が逆となりかつＭＯＳ）ランジスタ（１３）
〜（１６）がｎ−チャネルｖｏｓ トランジスタとなる
（第５図参照）。
ＮＯＲ回路を用いた場合を示したが、これをＮＡＮＤＡ
ＮＤ回路もよい。この場合抵抗（２６）とヒユーズ（２
７）の位置が逆となりかつＭＯＳ）ランジスタ（１３）
〜（１６）がｎ−チャネルｖｏｓ トランジスタとなる
（第５図参照）。
さらに、上記実施例ではヒユーズをｖｏｓ トランジス
タ（１３）〜（１６）と入力あるいは出力バッファ（２
８）との間に設けた場合を示したが、メモリセルアレイ
″ｌ＃〜′４＃とＭＯＳ ）ヲンジスタ（１３）〜（１
６）の間にヒユーズを設けてもよい（第６図参照）。
タ（１３）〜（１６）と入力あるいは出力バッファ（２
８）との間に設けた場合を示したが、メモリセルアレイ
″ｌ＃〜′４＃とＭＯＳ ）ヲンジスタ（１３）〜（１
６）の間にヒユーズを設けてもよい（第６図参照）。
［発明の効果ｊ
以上のようにこの発明によれば、０個のメモリセルアレ
イより構成された容量Ｘビットの半導体記憶装置におい
て、少なくとも１つのメモリセルアレイが正常に動作し
ていればＸビットの半導体記憶装置として使用可能とな
り、記憶容量の増大に伴いチップサイズが大きくなると
歩留りが低下しコストの上昇を招くが、この発明によれ
ば、従来捨てていたほとんどの不良品を救済することが
できコスト低減が可能となるという効果がある。
イより構成された容量Ｘビットの半導体記憶装置におい
て、少なくとも１つのメモリセルアレイが正常に動作し
ていればＸビットの半導体記憶装置として使用可能とな
り、記憶容量の増大に伴いチップサイズが大きくなると
歩留りが低下しコストの上昇を招くが、この発明によれ
ば、従来捨てていたほとんどの不良品を救済することが
できコスト低減が可能となるという効果がある。
第１図はこの発明の一実施例を示す半導体記憶装置の図
、第２図はこの発明の実施例を補足説明するための図、
第３図〜第６図はこの発明の他の実施例を示す半導体記
憶装置の図、第７図は従来の半導体記憶装置を示す図で
ある。 図において、α）〜（４） 、 （３０）は行デコー
ダ、（５）〜（８）、 （３１）は列デコーダ、（９
）〜（１２）はメモリセルアレイにつながる工殉線、（
１３）〜（１６）はＩｌｏ ＃！に接続されたＭＯＳ
）ランジヌタ、（１７）〜（２０）はＩ／Ｏ線につなが
るヒユーズ゛、 （２１）は前記ＭＯＢ）フンジスタゲ
ート入力信号発生回路、（２２）〜（２５）はメモリセ
ルフッイ選択レジスタ出力、（２６） ａ ｍ 抗、（
２７）はヒユーズ、（２８）は入力あるいは出力バッフ
ァを示す。 尚、図中、同一符号は同一、又は相当部分を示す。 第７図
、第２図はこの発明の実施例を補足説明するための図、
第３図〜第６図はこの発明の他の実施例を示す半導体記
憶装置の図、第７図は従来の半導体記憶装置を示す図で
ある。 図において、α）〜（４） 、 （３０）は行デコー
ダ、（５）〜（８）、 （３１）は列デコーダ、（９
）〜（１２）はメモリセルアレイにつながる工殉線、（
１３）〜（１６）はＩｌｏ ＃！に接続されたＭＯＳ
）ランジヌタ、（１７）〜（２０）はＩ／Ｏ線につなが
るヒユーズ゛、 （２１）は前記ＭＯＢ）フンジスタゲ
ート入力信号発生回路、（２２）〜（２５）はメモリセ
ルフッイ選択レジスタ出力、（２６） ａ ｍ 抗、（
２７）はヒユーズ、（２８）は入力あるいは出力バッフ
ァを示す。 尚、図中、同一符号は同一、又は相当部分を示す。 第７図
Claims (1)
- ｎ個のメモリセルアレイと、このメモリセルアレイに接
続されたＩ／Ｏ線と、このＩ／Ｏ線にゲート電極以外の
一方の電極が接続されたＭＯＳトランジスタと、このＭ
ＯＳランジスタの他方の電極に接続されたヒューズと、
前記ＭＯＳトランジスタのゲート電極に入力する信号発
生回路を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302847A JPH02148499A (ja) | 1988-11-29 | 1988-11-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302847A JPH02148499A (ja) | 1988-11-29 | 1988-11-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148499A true JPH02148499A (ja) | 1990-06-07 |
Family
ID=17913814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63302847A Pending JPH02148499A (ja) | 1988-11-29 | 1988-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148499A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0896598A (ja) * | 1994-09-22 | 1996-04-12 | Nec Corp | 半導体記憶装置 |
| WO1997000518A1 (en) * | 1995-06-14 | 1997-01-03 | Hitachi, Ltd. | Semiconductor memory, memory device, and memory card |
| JP2006202467A (ja) * | 2005-01-17 | 2006-08-03 | Samsung Electronics Co Ltd | 欠陥ページバッファーからのデータ伝送が遮断されるワイヤードオア構造の不揮発性半導体メモリ装置 |
-
1988
- 1988-11-29 JP JP63302847A patent/JPH02148499A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0896598A (ja) * | 1994-09-22 | 1996-04-12 | Nec Corp | 半導体記憶装置 |
| WO1997000518A1 (en) * | 1995-06-14 | 1997-01-03 | Hitachi, Ltd. | Semiconductor memory, memory device, and memory card |
| US6016560A (en) * | 1995-06-14 | 2000-01-18 | Hitachi, Ltd. | Semiconductor memory, memory device, and memory card |
| US6266792B1 (en) | 1995-06-14 | 2001-07-24 | Hitachi, Ltd. | Semiconductor memory, memory device, and memory card |
| US6477671B2 (en) | 1995-06-14 | 2002-11-05 | Hitachi, Ltd. | Semiconductor memory, memory device, and memory card |
| US6757853B2 (en) | 1995-06-14 | 2004-06-29 | Renesas Technology Corporation | Semiconductor memory, memory device, and memory card |
| JP2006202467A (ja) * | 2005-01-17 | 2006-08-03 | Samsung Electronics Co Ltd | 欠陥ページバッファーからのデータ伝送が遮断されるワイヤードオア構造の不揮発性半導体メモリ装置 |
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