JPS58200499A - 制御記憶部におけるエラ−検出方式 - Google Patents
制御記憶部におけるエラ−検出方式Info
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- JPS58200499A JPS58200499A JP57084400A JP8440082A JPS58200499A JP S58200499 A JPS58200499 A JP S58200499A JP 57084400 A JP57084400 A JP 57084400A JP 8440082 A JP8440082 A JP 8440082A JP S58200499 A JPS58200499 A JP S58200499A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- General Physics & Mathematics (AREA)
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の技南分野〕
本発明は制御記憶部におけるエラー検出方式％式％
〔発明のＢｉｆｈ的Ｗ景とその問題点〕ハードワイヤド
な設計よりも設計に７レキ７ビリアイ會待たせ、且つハ
ードウェアの設計が容易になることからマイクロ７’ｏ
グシムに↓る制卸方式がよく用いられる。マイクロノロ
グラムはマシン丈イクル毎のハードウェアの動作全指定
するものでろり、いくつかのマイクロプログ７ムの組合
せ実行によって１つのソフトウニ゛θｌか実行されるこ
とになる。マイクロプログラムは通常制御１導と呼ばれ
る続出し専用メモリに格納されており、マイクロイ／ス
トラクシ、ンカウンタと称されるカウンタに従って順次
シーケンシャルに続出され実行される。
な設計よりも設計に７レキ７ビリアイ會待たせ、且つハ
ードウェアの設計が容易になることからマイクロ７’ｏ
グシムに↓る制卸方式がよく用いられる。マイクロノロ
グラムはマシン丈イクル毎のハードウェアの動作全指定
するものでろり、いくつかのマイクロプログ７ムの組合
せ実行によって１つのソフトウニ゛θｌか実行されるこ
とになる。マイクロプログラムは通常制御１導と呼ばれ
る続出し専用メモリに格納されており、マイクロイ／ス
トラクシ、ンカウンタと称されるカウンタに従って順次
シーケンシャルに続出され実行される。
ところ−マイクロプログラムを保持する、ＥＣＣ機吐付
壷込可能な制御記憶部にマイクロプログラムを書込む場
合、書込終了後に正しく沓込まれたかどうかの確認が必
要である。従来の確認方式としては、書込まれた内容を
制御記憶部から順次続出し、正しい値と比較するか又は
制御記憶部に格納された内容を続出しハードウェアによ
るＥＣＣ機能により誤シを検出する方法があっ九。
壷込可能な制御記憶部にマイクロプログラムを書込む場
合、書込終了後に正しく沓込まれたかどうかの確認が必
要である。従来の確認方式としては、書込まれた内容を
制御記憶部から順次続出し、正しい値と比較するか又は
制御記憶部に格納された内容を続出しハードウェアによ
るＥＣＣ機能により誤シを検出する方法があっ九。
しかしながら前者の確認方法ではアドレス系障害を含め
た総合的な確認ができるが反面、全データビットを比較
する九め、データビ、ト暢が大きくなると確認時間も長
くなる、また、後者の確認方法ではアドレス系障害に対
しての確認が不十分である。すなわち、書込まれたｒ
−タが正しいアドレスに書込まれているかの確認ができ
ないという欠点があった。
た総合的な確認ができるが反面、全データビットを比較
する九め、データビ、ト暢が大きくなると確認時間も長
くなる、また、後者の確認方法ではアドレス系障害に対
しての確認が不十分である。すなわち、書込まれたｒ
−タが正しいアドレスに書込まれているかの確認ができ
ないという欠点があった。
本発明は上記欠点に鑑みてなされえものであり、アドレ
ス系障害を含め九総合的確認を、ｒ−タの止歯性の確認
はノ１−ドウエアのＥＣＣ機能を用いて行うと共にアド
レス系障害に対しては冗長ピット（チェックピット）を
用いて行うことにより、確認に費するデータ処理量を少
なくすることで確認時間の短縮をはかった制御記憶部に
おけるエラー検出方式ｔ−ａ供することを目的とする。
ス系障害を含め九総合的確認を、ｒ−タの止歯性の確認
はノ１−ドウエアのＥＣＣ機能を用いて行うと共にアド
レス系障害に対しては冗長ピット（チェックピット）を
用いて行うことにより、確認に費するデータ処理量を少
なくすることで確認時間の短縮をはかった制御記憶部に
おけるエラー検出方式ｔ−ａ供することを目的とする。
本発明はエラーチェ、りのための冗長ピット（チェ、ク
ピット）ｔ−持つ制御記憶部のエラー検出手段であって
、ハードウェアによるＥＣＣ機能を使うことで全ピット
中に関するデータの照合確認を行うことなく、またアド
レス方向のエラーに関しても冗長ピットを用いて行うこ
とにより制御記憶部の書込み内容の確認に豪するデータ
処理量を少なくしたものである。
ピット）ｔ−持つ制御記憶部のエラー検出手段であって
、ハードウェアによるＥＣＣ機能を使うことで全ピット
中に関するデータの照合確認を行うことなく、またアド
レス方向のエラーに関しても冗長ピットを用いて行うこ
とにより制御記憶部の書込み内容の確認に豪するデータ
処理量を少なくしたものである。
これにより、確１時間の短縮がはかれ、効率的なエラー
検出手段が提供で睡る。
検出手段が提供で睡る。
以ト＼図ｒｋｉを使用して本発明に関し説明する。
絽１図は、本発明か実現されるマイクログロダラム制御
ＭＩ装置の構成例をブロック図にて不している。図にお
いて、１はマイクロプログラムが格納される制御記憶部
であって、この制御記ｔＫ部に格納されるマイクロプロ
グラムの各１ｔ８ｔｉ、データ部の他にエラー・チェ、
りのための冗長ピ、トを持つ。２は上記制御記憶部１の
アドレッシング回路であって、通常は＋Ｘ＊新回路２２
を介してシーケンシャルに制御記憶部１のアドレスを更
新するが、エラー処理待無条件に″″Ｏｍ査地ヘジャン
グする。このため、アドレスレジスタ２１にはダイレク
トデータ”０”と＋１更新回％２２出力がそれぞれ供給
されている。Ｊはマイクロ命令レジスタである。マイク
ロ命令レジスタ３にｉｉ制御記憶部１より１５！出され
るマイクロ命令飴が保持され、このマイクロ命令レジス
タ３の出力はＥＣＣ機能回路５へ供給されると共に一部
ピットは演算回路４へも供給される。
ＭＩ装置の構成例をブロック図にて不している。図にお
いて、１はマイクロプログラムが格納される制御記憶部
であって、この制御記ｔＫ部に格納されるマイクロプロ
グラムの各１ｔ８ｔｉ、データ部の他にエラー・チェ、
りのための冗長ピ、トを持つ。２は上記制御記憶部１の
アドレッシング回路であって、通常は＋Ｘ＊新回路２２
を介してシーケンシャルに制御記憶部１のアドレスを更
新するが、エラー処理待無条件に″″Ｏｍ査地ヘジャン
グする。このため、アドレスレジスタ２１にはダイレク
トデータ”０”と＋１更新回％２２出力がそれぞれ供給
されている。Ｊはマイクロ命令レジスタである。マイク
ロ命令レジスタ３にｉｉ制御記憶部１より１５！出され
るマイクロ命令飴が保持され、このマイクロ命令レジス
タ３の出力はＥＣＣ機能回路５へ供給されると共に一部
ピットは演算回路４へも供給される。
ＦＣＣはＥｒｒｏｒ ＣｈＩｃＫｉｎｇ ＆ Ｃｏｒｒ
＠ｃｔ１＠ｎの略であり、続出されたｒ−夕のタビ、ト
の−）については検出ならびに訂正し、２ピ、ト以上の
エラーについては検出のみを行う誤ル検出のための一十
法である。近年ではこの機能を実現するＬＳＩが出現（
７ており、このＬＳＩにより機能回路部５が構成される
。このＥＣＣ機能回路部５による誤りＩ）正出力はグー
）７７を介してマイクロ命令レジスタＪに供給される。
＠ｃｔ１＠ｎの略であり、続出されたｒ−夕のタビ、ト
の−）については検出ならびに訂正し、２ピ、ト以上の
エラーについては検出のみを行う誤ル検出のための一十
法である。近年ではこの機能を実現するＬＳＩが出現（
７ており、このＬＳＩにより機能回路部５が構成される
。このＥＣＣ機能回路部５による誤りＩ）正出力はグー
）７７を介してマイクロ命令レジスタＪに供給される。
Ｅ配演算回路４の他方の大刀とじて杖レジスタ６に一介
して与えられるデータが存在する。このレジスタ６に般
定されるデータは、−フ検出法によっても異なるが、本
発明実施例によれば外部より供給されるダイレクトデー
タ１ｏ”が供給されまｆｃ他の例では、演算回路４を介
した演算出力ｒ−夕であっても良い。演算（ロ）路４は
嶺ｌｘ −７７７９７＠ ７ （ＡＮＤ、 ＥＯＲ，Ａ
ＤＤ、 ＳＵＭ −） ｆ持つ従来より周知のロジ、り
である。
して与えられるデータが存在する。このレジスタ６に般
定されるデータは、−フ検出法によっても異なるが、本
発明実施例によれば外部より供給されるダイレクトデー
タ１ｏ”が供給されまｆｃ他の例では、演算回路４を介
した演算出力ｒ−夕であっても良い。演算（ロ）路４は
嶺ｌｘ −７７７９７＠ ７ （ＡＮＤ、 ＥＯＲ，Ａ
ＤＤ、 ＳＵＭ −） ｆ持つ従来より周知のロジ、り
である。
第２図は本発明によるエラー検出方式の一例をがすフロ
ーチャートである。
ーチャートである。
以下、ｍ２図のフローチャートを参照しながら第１図に
示したマイクロプログラム制御装置の動作を説明′する
。ステ、グ２０１ 、 Ｊ ｆ”ｌは初期リセットのル
ーチンを示し、レビスタ６とｆドレスレジスタ２１の内
容をクリアする。ステ、グ２０３ではアドレスレジスタ
２１でアドレッシングされる制御記憶部１の番地よシマ
イクロ命令ｌ−、即ちデータとチェ、クピットの胱出し
を行ないマイクロ命令レジスタ３にロードする。続出さ
れたデータはＥＣＣ＠能回路５によシ、ｌビ、ト誤シ又
＃ｉ複数ピｙ ） ＩＩ りの検出が行なわれる。ステ
、グ２０４にてＥＣＣＣＣニラ−０有無ｔ−調べ、エラ
ーがあれば１１０のエラー処理ルーチンへ、エラーが無
ければステ。
示したマイクロプログラム制御装置の動作を説明′する
。ステ、グ２０１ 、 Ｊ ｆ”ｌは初期リセットのル
ーチンを示し、レビスタ６とｆドレスレジスタ２１の内
容をクリアする。ステ、グ２０３ではアドレスレジスタ
２１でアドレッシングされる制御記憶部１の番地よシマ
イクロ命令ｌ−、即ちデータとチェ、クピットの胱出し
を行ないマイクロ命令レジスタ３にロードする。続出さ
れたデータはＥＣＣ＠能回路５によシ、ｌビ、ト誤シ又
＃ｉ複数ピｙ ） ＩＩ りの検出が行なわれる。ステ
、グ２０４にてＥＣＣＣＣニラ−０有無ｔ−調べ、エラ
ーがあれば１１０のエラー処理ルーチンへ、エラーが無
ければステ。
グ２０５にてマイクロ命令レジスタ３の一部のフィール
ド、例えばチェ、クピットと′Ｗ″（θ番地の続出し時
は“Ｏ”となっている）とで排他的論理和をとシ、その
結果を再び″ｗ’にしまう。
ド、例えばチェ、クピットと′Ｗ″（θ番地の続出し時
は“Ｏ”となっている）とで排他的論理和をとシ、その
結果を再び″ｗ’にしまう。
即ち、エラーが無ければマイクロ命令レジスタ３に設定
された一部ピットとレジスタ６に設定されたデータ“０
″とが演算回路４にて比較演算−ｇｔＬ、６・
；、。
された一部ピットとレジスタ６に設定されたデータ“０
″とが演算回路４にて比較演算−ｇｔＬ、６・
；、。
次にステップ２０６で制御記憶部１の全アドレスに対し
ステラｆ２０３，２０４．２０５を実イ丁したかを晃て
おり、まだであればアドレスｆ：鵬次＋−１更新回路２
２によりカウントア、！（ステ、ｙｐｘｏｒ）Ｌ、てス
テ、ｆ２０８．２０４゜２０５の処理を繰返す。全アド
レスに対して、ステ、ｆ２０３，１０４．２０５（Ｄ実
行を行なり次なら、ステップ２０８にてステップ２ｏ５
にて得られた演算結果を前もってわかっている正解値と
比較して、一致すわば制御記憶部１１１Ｃ績納され九内
容は正しい仁とが６１認されるため、ステラ１２０９の
処理に進み終了する。又、不一致であることが確關され
れば制御記憶部１に格納された内容は正しくないことが
わかるため、ステ、グ２１０のエラー処理ルーチンへ進
む。
ステラｆ２０３，２０４．２０５を実イ丁したかを晃て
おり、まだであればアドレスｆ：鵬次＋−１更新回路２
２によりカウントア、！（ステ、ｙｐｘｏｒ）Ｌ、てス
テ、ｆ２０８．２０４゜２０５の処理を繰返す。全アド
レスに対して、ステ、ｆ２０３，１０４．２０５（Ｄ実
行を行なり次なら、ステップ２０８にてステップ２ｏ５
にて得られた演算結果を前もってわかっている正解値と
比較して、一致すわば制御記憶部１１１Ｃ績納され九内
容は正しい仁とが６１認されるため、ステラ１２０９の
処理に進み終了する。又、不一致であることが確關され
れば制御記憶部１に格納された内容は正しくないことが
わかるため、ステ、グ２１０のエラー処理ルーチンへ進
む。
尚、本発明実施例でｔｊｍＪ回路４にてチェックピット
どうしで排他的論理和をとったが、排他的ｌｉｉ坤和で
はなしに演算式に基づいた演算、例えばＣＲＣチェ、夕
方式をとっても良いことは目明である。
どうしで排他的論理和をとったが、排他的ｌｉｉ坤和で
はなしに演算式に基づいた演算、例えばＣＲＣチェ、夕
方式をとっても良いことは目明である。
以上発明の如く本発明に工れば、ハードフェアによるＥ
ＣＣ嶺能を使用することによシ、全ピット巾に関する照
ｕ６Ｍ認をすることなくｒ−夕の正当性の確認を行うこ
とが出来、またアドレス方向のエラーに関しても冗長ビ
ットを用いて行なうことにより検出可能となり、効率的
なエラー検出手段ｔ−提供できる。
ＣＣ嶺能を使用することによシ、全ピット巾に関する照
ｕ６Ｍ認をすることなくｒ−夕の正当性の確認を行うこ
とが出来、またアドレス方向のエラーに関しても冗長ビ
ットを用いて行なうことにより検出可能となり、効率的
なエラー検出手段ｔ−提供できる。
８８１図は本発明が実状されるマイクログログラム制＃
装置の傅成し１１を示すプロ、り図、第２図は本発明の
動作を示すフローチャートである。 １・・・制御記憶部、２・・・アドレ７ンダ回路、３・
・・マイクロ命令レジスタ、４・・・演算回路、５・・
・ＥＣＣ機能回路・
装置の傅成し１１を示すプロ、り図、第２図は本発明の
動作を示すフローチャートである。 １・・・制御記憶部、２・・・アドレ７ンダ回路、３・
・・マイクロ命令レジスタ、４・・・演算回路、５・・
・ＥＣＣ機能回路・
Claims (1)
- 【特許請求の範囲】 （１ン エラーチェ、りの九めの冗長ピットを有する
制御記憶部を持つデータ処理装置において、制御記憶部
の全てのアドレスに関してその内容を続出し冗長ピット
によるエラーの有無を検出する手段と、該制御記憶部に
格納された全アドレスのデータに関し、特定の一部のピ
ット位置に対してあらかじめ定められ九演算を逐次行う
手段と、該演算結果が前もって足められていた値に一致
するか否かを検出する手段とを有することを％像とする
制御記憶部におけるエラー検出方式。 （２）上記冗長ピットによるエラーチェ、りが複数ピッ
ト誤りを検出するエラーチェ、夕方式であることを特徴
とする特許請求の範囲第１項記載の制＃配憶部におけ為
エラー検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084400A JPS58200499A (ja) | 1982-05-19 | 1982-05-19 | 制御記憶部におけるエラ−検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084400A JPS58200499A (ja) | 1982-05-19 | 1982-05-19 | 制御記憶部におけるエラ−検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58200499A true JPS58200499A (ja) | 1983-11-22 |
| JPH0412492B2 JPH0412492B2 (ja) | 1992-03-04 |
Family
ID=13829521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57084400A Granted JPS58200499A (ja) | 1982-05-19 | 1982-05-19 | 制御記憶部におけるエラ−検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200499A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555500A (en) * | 1978-10-18 | 1980-04-23 | Fujitsu Ltd | Memory error correction system |
-
1982
- 1982-05-19 JP JP57084400A patent/JPS58200499A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5555500A (en) * | 1978-10-18 | 1980-04-23 | Fujitsu Ltd | Memory error correction system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0412492B2 (ja) | 1992-03-04 |
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