JPS58200633A - Ａ−ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＡ−Ｄ変換器に係り、特に外付部品が不要で、
かつ、ＬＳＩ化に好適な構成の電荷平衡。

型のＡ−Ｄ変換器に関するものである。

第１図は従来の電荷平衡型Ａ−Ｄ変換器の一例を示す構
成図である。第１図において、１はバッファアンプ、２
はオペアンプ、３はコンパレータ、４はクロックパルス
を発生するクロック発生回路、５はアナログスイッチ８
ａ、８ｂの動作を制御するコントロール回路、６はカウ
ンタ、７はクラッチ回％、９ａ、９ｂは億抗、１０はコ
ンデンサ、１１ａ、ｌｌｂは基準電源である。

以上の構成における動作を第２図に示すタイムチャート
に用いて説明する。第１図において、抵抗９ａ（抵抗ｆ
［Ｒｔ）、ｇｂ（抵抗値Ｒ２）、コンデンサ１０（容ａ
Ｃｔ　）とオペアンプ２とで積分回路を構成しており、
入力電圧Ｖ＋を積分してオペアンプ２の出力電圧として
次式で示される電圧Ｖ０を発生する。

第２図０）はクロック発生回路４の出力電圧であるクロ
ックパルスＣＰＸ（０）は積分回路の出力電圧■ｏ１（
ハ）はコンパレータ３の出力電圧の波形を示す。コント
ロール回路５は、一般的にクロックツ（ルスＣＰの立上
り時刻である１＝１．において、コンパレータ３の出力
電圧が負であれば、負の基準電圧源１１ａ（′ｆｔＬ圧
Ｖａｔ）用のアナログスイツｆ８ａｆクロックパルスＣ
Ｐのノ（ルス幅Ｔｏ−１７）間オンさせるように’＋’
ａｔｌ　ｍする。コンノくレータ３の出力電圧が正であ
れば、同様に正の基準電圧源１１ｂ（電圧Ｖ１２）用の
アナログスイッチ８ｂをオンさせるように制御する。し
たがって、時刻ｔ＝ｔｊ〜ｉ＝ｊ国の間の積分回路の出
力電圧Ｖｏは次式で表わされる。

第２図に）、（ホ）はそれぞれアナログスイッチ８ａ。

８ｂをオンさせ暮だ・□めの制御・（ルスを示す。この
制御パルスは、コントロール回路５からカウンタ６への
出力パルスＰｏｌ＋Ｐｏｇ　となる。Ｎ個のクロックパ
ルスＣＰを含むＡ−Ｄ変換時間Ｔ０の間に出力パルスＰ
。１１ＰＯ２がそれぞれｒ’Ｊｏｔ　ｓ　ＮＯ２個含ま
れているとすると、変換時間Ｔ、の間に積分回路に注入
される電荷の収支は、 となる。すなわち、変換時間Ｔ、の間に入力電圧■１か
ら注入された電荷は、Ｎ０１回の負の基準電荷とＮ０２
回の正の基準電荷の注入により平衡状態に保たれたこと
になる。（３）式からＮ　＝　Ｎｏｔ　　Ｎｏ２は入力
電圧Ｖ＋に比例するため、出力パルスＰ。、。

ＰＯ２をカウンタ６でカウントし、この出力Ｎをラッチ
回路７でラッチし、Ａ−Ｄ変換出力りとする。

第３図は抵抗９ｂを通して注入される基準電荷（４２口
）とそれらの電流波形（ハ）とを示したものである。時
刻１＝１ｊからｔ　＝　ｔ　ｊ＋１　　の間に注入され
る基準電荷ｑ９は、 となる。

以上の従来例における出力値りに含まれる誤差の要因に
は次のようなものがある。第１はバッファアンプ１、オ
ペアンプ２のオフセット電圧、第２は基準電荷ｑｒの誤
差である。後者の要因はさらに次のように細分される。

第１は抵抗９ａと９ｂの比Ｒ２／　Ｒ１の誤差で、両抵
抗を通して注入される電荷の平衡条件によりＡ−Ｄ変換
を行うため、この比の誤差が出力誤差となる。この誤差
には初期設定誤差と温度変動等によるドリフトとが含ま
れる。第２はアナログスイッチｇａ、　８ｂのオン抵抗
ｔｅａで、これは基準電荷Ｑｒの大きさに誤差を与える
。このオン抵抗ｒ・、は電圧および温匿によって変動す
るから、結局ｒａｍ＜Ｒｚの条件を満足させなければな
らない。第３はアナログスイッチ８ａ、ｇｂのオン、オ
フ時の過渡現象、すなわち、基準電荷ｑ、は、（４）式
に示すように、第３図０）、（ロ）に示す電流の積分値
であるから、この電流の立上り、立下り特性が誤差の要
因になる。同様の理由からアナログスイッチｇａ、ｇｂ
のオン時間Ｔ、１のばらつきが誤差になる。これが第４
の要因である。これらの誤差要因を排除するためには、
この誤差を無祝し得る程度にアナログスイッチ８ａ、８
ｂのオフ時間およびオフ時間を十分大きくしておく必簀
がある。第５はアナログスイッチ８ａ、８ｂのコントロ
ール回路５からゲートを通して注入される電荷である。

これはアナログスイッチのスパイクノイズと呼ばれる。

これらの誤差を小さくするため、通常抵抗９ａ、９ｂ、
コンデンサ１０はＩＣ（集積回路）の外付は部品とし、
抵抗９ａ、９ｂには可変抵抗を付加して微調整を行うよ
うにしている。

以上説明したように、ＩＣ内に多くの誤差要因を含み、
１２ビット以上の精度を出すのは非常に困難であり、さ
らに、外付は部品をなくすことが不可能であった。また
、分解能はアナログスイッチ８ａ、８ｂの一定時間内の
オン回数で決まるため、上記誤差を包含した上で所要の
精度および分解能を達成するためには、−′”換時間を
長くしなければならないという欠点があった。

本発明は上記に鑑みてなされたもので、その目的とする
ところは、高精度にでき、かつ、変換時間を短かくする
ことができる電荷平衡型のＡ−Ｄ変換器を提供すること
にある。

本発明の特徴は、基準電荷注入回路を基準電荷注入電流
の過渡特性およびアナログスイッチのオン抵抗に影響さ
れず１回の電荷転送動作において正確に一定量の電荷を
注入し得るようにするため、上記注入回路はこの注入回
路を制御する制御クロックの１周期に電荷注入を２回行
うようにしたスイツチトキャパシタ回路により構成する
ようにした点にある。

以下本発明を第４図、第６図〜第９図に示した実施例お
よび第５図を用いて詳細に説明する。

第４図は本発明のＡ−Ｄ変換器の一実施例を示す構成図
で、第４図において、１２は被変換電圧Ｖｔを有する信
号入力回路、１３は基準電圧Ｖｍを基に基準電荷ｑ、を
注入する基準電荷注入回路、１４は信号電圧Ｖ量”−０
のとき基準電荷注入回路１３と信号入力回路１２からの
電荷を積分する積分回路１５の積分値に一定のバイアス
を与えるバイアス電荷注入回路、１６は積分回路１５の
出力電圧をあらかじめ定めた基準レベルと比較する比較
回路、１７は各種タイミングコントロール信号を発生す
るタイミング制両回路１９からのタイミング信号に同期
して比較回路１６の出力゛電圧を判別して出力パルスお
よび基準電荷注入回路１３のアナログスイッチに対する
制御クロックを発生するクロック制御回路、１８はクロ
ック制御回路１７からの出力・くルスを計数する計数回
路である。

基準電荷注入回路１３は、コンデンサＣｒ　１とアナロ
グスイッチＳｒｔとからなる第１の並列形スイッチトキ
ャパシタとコンデンサＣ１ｚとアナログスイッチ８ｒｚ
とからなる第２の並列形スイツチトキャパシタとの並列
回路からなるスイッチトキャノくシタ回％８Ｃと、スイ
ッチトキャノ（シタ回路ＳＣのコンデンサＣｒ　ｌ　、
ＣＷ　２を充電する）（ツファアンブＢＡｚ　とから構
成してあり、信号入力回路１２はバッファアンプＢＡ２
と抵抗１１１％）（イアスミ荷注入回路１４は）（ツフ
ァアンブＢＡｓ　と抵抗Ｒｂ）積分回路１５はオペアン
プでＯＡとコンデンサＣｔ　とから構成しである。

以上の構成における動作を第５図に示すスイツチトキャ
パシタ回路ＳＣのタイムチャートを用いて説明する。ス
イッチトキャ／２シタ回路ＳＣのアナログスイッチＳｒ
ｌ、８ｒ２は、それぞれ第５図（イ）。

（ロ）に示す１時間毎に反転可能な制御クロックφ１＋
゛φ２により制御される。例えば、第５図の第１沿制御
区間（１）において、信号入力回路１２およびノくイア
スミ荷注入回路１４から積分回路１５に注入される電荷
ｑＦ１は、 ここに、ＲＩＳ　ｆｉｂ　　；抵抗Ｒｔ、Ｒｈの抵抗イ
直■ｂ　；バイアス電圧 である。この電荷Ｑｒｌを積分することにより、積分回
路１５の出力電圧が比較回路１６のしきい値を越えると
、クロック制御回路１７は基準電荷注入回路１３のアナ
ログスイッチ８ｒｔ＊８ｒｚに対して制御クロックφｌ
、φ２を発生する〔第５図の区間（２）〕。この結果、
アナログスイッチ８ｒｔの接点はｂｌ側、Ｓｒ２の接点
はａ２側にオンし、コンアンプＣｒ、は、その蓄積電荷
ｑｒｌ＝ＣｒｌＶ。

（ｃ、１はコンデンサｃ、１の容量）を積分回路１５に
注入し、逆にコンデンサＣｒ２は、バッファアンプＢＡ
、から電荷Ｑ　ｒ２＝　Ｃｒ２・ＶＲ（Ｃア２はコンデ
ンサＣｒ２の容量）が充電される。第５図（ハ）、に）
はコンデンサＣｒｌ　ｓ　Ｃｒ２の充電電流波形を示し
ており、放電電流は負側に示しである。第５図（へ）は
バッファアンプＢＡ、の出力電流を示し、これは基準電
荷注入回路１３から積分回路１５への注入電流に等しい
（たたし、Ｃｒ１−Ｃ１２二Ｃ，）。区間（２）におけ
る差引積分電荷Ｑ１２１は、ｑ（ｚｌ　＝ｑｒ−Ｑｔ　
＝Ｃ，■、　　Ｑｔ　　　・・・・旧・・（６）である
。この積分により積分回路１５の出力電圧かもとのしき
い値以下に戻らなければ、引続き区間（３）〜（５）に
示す如く制御クロックφｌ、φ２がクロック制御回路１
７から基準電荷注入回路１３に出力される。クロック制
御回路１７から計数回路１８への出力パルスは、匍］耐
クロックφｌ、φ２に同期して出力される。匍ｌ　ａ１
クロックφ１．φ２の周期はτの整数倍で変化するが、
例えば、制御クロックφ１の立上りから次の立上りまで
を制御クロックφ１のサイクルとすれば、第４図は制御
クロツク１サイクル間に積分回路１５に対して基準電荷
を２回注入する構成となっている。ちなみに第２の並列
形スイソチトキャバシタであるコンデンサＣ２２と抵抗
８ｒ２とを取り除くと、第５図（ロ）。

に）の波形がなくなり、（へ）の波形はほぼ１区間間隔
の波形となる。すなわち、バッファアンプＢＡ。

の利用率は１／２に低下する。

第６図はＩＣ上におけるコンデンサの構造の一例を示す
もので、４０はサブストレート、４１はフィールド酸化
膜、４２はポリシリコンによるコンデンサ下部電極、４
３はリンガラスからなる絶縁層、４４はコンデンサの誘
電体を形成する酸化膜、４５はコンデンサの上部電極を
形成するアルミ層であり、図中に示すコンデンサの等価
記号は、各層間に形成され；るコンデンサを示す。ここ
で、コンデンサＣが目的とするもので、他のＣ２１゜Ｃ
Ｐ２は寄生容量となる。寄生容量Ｃｌ１１は無視できな
い大きさを有するが、寄生容量Ｃ１２は下部電極４２で
ガードされた形となり、無視し得ることが多い。第４図
の構成において、コンデンサＣ？　１　＋Ｃｒ２のアー
ス側電極を第６図の下部電極に対応させれば、基準電荷
の大きさに及ぼす寄生容量の効果は、はとんど無視する
ことができる。

上記した本発明の実施例によれば、積分回路１５に注入
する基準電荷量はｑ＝ＣＶ、の関係で決まり、アナログ
スイッチ８　ｒｌ　ｔ　Ｓ　ｒ２のオン抵抗、バッファ
アンプＢ　Ａ　ｌの出力電圧あるいはアナログスイッチ
Ｓ　ｒｌ　Ｉ　Ｓ　ｔ２のオン、オフ時の過渡現象の影
響を受けず高精度を得ることが１きる。さらに、基準電
荷の注入を１制御クロツクサイクル中に２回付うこと、
すなわち、出力パルスを２個出力することが可能である
。制御師クロックの１サイクルは、スイツチトキャパシ
タの端子電圧の整定時間で制限を受け、目標精度との関
連で最短時間が決まる。したがって、１制御クロックサ
イクルにつき１回注入の、鳴合に比し、同一分解能であ
れば、変換時間を１／２に、また、同一変換時間であれ
ば、分解能を２倍に改善することができる。

さらに、バッファアンプＢＡ、の利用率は、最大１００
％となり、上記１制御クロツクサイクルにつき１回注入
の場合に比し、９倍に改善することができる。また、Ｉ
Ｃ上に全部品をオンチップ化して高精度、尚安定ケ達成
することができる。

第７図は第４図の基準電荷注入回路１３の他の実施例を
示す回路図である。第７図においては、アナログスイッ
チ５ｒｔｔ　ｌ　Ｓ　ｒｌ２とコンデンサＣ２ｌとによ
る第１の直列形スイッチトキャパシタおよびアナログス
イッチ８　ｖ２１　＠　８　ｔ２２とコンデンサＣｒ２
とによる第２の直列形スイッチトキャパシタからなるス
イツチトキャパシタ回路とバッファアンプＢＡＩ　とか
らなっている。

第８図はさらに他の＊ｍ例を示す第７図に相当する回路
図で、第８図においては、アナログスイッチ８ｒ１　＠
　Ｓｒ２およびコンデンサＣ１により直列反転形スイツ
チトキャパシタ回路を構成しである。

第７図、第８図のように構成しても第４図と同様の効果
が得られ、また、コンデンサの充放電電流が接地線を流
れず、高精度アナログ回路において最も重要な要素の１
つである接地電位の安定化を図ることができる。

第９図は本発明のさらに他の実施例を示す構成図で、第
４図と同一部分は同じ符号で示し、ここでは説明を省略
する。第９図において、ｓｃＩは基準電荷注入回路１３
を哨戒するスイソチトキャバシタ回路、Ｓ０２は信号入
力回路１２を構成するスイッチトキャパシタ回路、ｓＣ
３けバイアス電荷注入回路１４を構成するスイッチトキ
ャパシタ回路で、それぞれ１制御クロツクサイクル内で
２回の電荷注入が可卵な構成としである。２ｏはオフセ
ラ）　ｆＳ正回Ｂ、Ｓ＋＋　、’　Ｓ　１２　ｊｒｉオ
フセット補正に用いるアナログスイッチである。

以上の構成において、積分回路１５への電荷注入はすべ
てスイッチトキャパシタ回路ｓｃＩ〜ＳＣ３によってい
る。ＩＣ内において、最も安定した素子はコンデンサで
あり、しかも、このときの電荷平衡条件は次式で示され
るようにコンデンサ容量比で沃まる。

２ｆ。

Ｃ，ＶＲＮ−＝　（Ｃ＋Ｖｔ＋ＣｂＶｅ）　　　　　−
・旧・ｌカＴ。

ここに、Ｔ、；変換時間 ｆｏ　；スイッチトキャパシタ回路Ｓ０２゜ＳＣ３の駆
動周波数 Ｎ、Ｔ、時間内に基準電荷注入回路 １３のスイッチトキャパシタ回 路ｓＣ，を駆動した回数 ＣｔＨＣ＋＋ｃｌ；それぞれコンデンサＣｒ　ＨＣ，、
Ｃ，の容量 （７）式から出力パルス数でもあるＮは、＝　Ｎ　Ｉ十
Ｎ　ｂ となる。したがって、出力パルスＮは、入力電圧に対す
る線形性は、温度安定性に優れ、かつ、この構成であれ
ば、■Ｃ上に全部品をオンチップ化して第４図の場合よ
りさらに高精度、高安定度を達成することができる。ク
ロック制御回路１７の出力パルス数Ｎには、（８）式か
られかるように、入力電圧に比例するＮ１と一定値であ
るＮｂが含まれている。ＮｂはアナログスイッチＳ＋１
をオフ、Ｓ＋２をオンしてＡ−Ｄ変換を行って求めるこ
とが可能で、この中には各バッファアンプＢＡ、〜ＢＡ
３および積分回ｗ！ｒ用オペアンプＯＡのオフセット等
が含まれる。したがって、アナログスイッチＳ＋１をオ
ン、８．２をオフして入力信号をＡ−Ｄ変換したとき、
出力パルス数Ｎ力・らオフセットパルス数Ｎｂを差し引
いたＮ＋がＡ　−Ｄ　Ｋｙ＋Ｗａ果となる。オフセット
補正回路２０は、このようにオフセットを補正するため
の回路である。なお、本構成において、スイッチトキャ
パシタ回路ＳＣ１〜ＳＣ３は、第４図、第７図、第８図
に示したどのタイプの回路でも適用し得ることはいうま
でもない。

以上説明したように、本発明によれば、高精度にでき、
かつ、変換時間を短かくすることができるという効果が
ある。

【図面の簡単な説明】

第１図は従来のＡ−Ｄ変換器の一例を示す構成図、第２
図、第３図は第１図の動作を説明するためのタイムチャ
ート、第４図は本発明のＡ−Ｄ変換器の一実施例を示す
構成図、第５図は第４図の動作を説明するためのタイム
チャート、第６図は第４図のコンデンサの構造の一例を
示す図、第７図、第８図はそれぞれ第４図の基準電荷注
入回路の他の実施例を示す回路図、第９図は本発明の他
の笑り例を示す第４図に相当する構成図である。 １２・・・信号入力回路、１３・・・基準電荷注入回路
、１４・・・バイアス電荷注入回路、１５・・・積分回
路、１６・・・比較回路、１７・・・クロック制御回路
、１８・・・計数回路、１９・・・タイミング制御回路
、２０・・・オフセット制御回路、ｓＣ，ｓＣｌ、ｓＣ
２゜ＳＣ３・・・スイッチトキャパシタ回路、ＢＡＨ〜
（ほか１名） 第　Ｉ　　図 第　２　目 Ｐ ！！ｊ３　目 茅４目 ０

Claims (1)

1. 【特許請求の範囲】 １、信号入力回路と、該信号入力回路の出力電荷を積分
   する積分回路と、該積分回路の出力電圧を監視する比較
   回路と、該比較回路の出力電圧に応じて前記積分回路の
   積分電圧を平衡させる基準電荷を注入する基準電荷注入
   回路とよりなり、該基準電荷注入回路からの基準電荷の
   注入回数を出力値とする電荷平衡型のＡ−Ｄ変換器にお
   いて、前記基準電荷注入回路は該基準電荷注入回路を制
   御する。６１１　（Ｈクロックの１拘期に電荷注入を２
   回行うようにしたスイッチトキャパシタ回路により構成
   しであることを特徴とするＡ−Ｄ変換器。 ２、前記スイッチトキャパシタ回路は直列反転形スイッ
   チトキャパシタ回路としである特許請求の範囲第１項記
   載のＡ−Ｄ変換器。 ３、前記スイツチトキャパシタ回路は並列形スイッチト
   キャパ７タ回路としである特許請求の範囲第１項記載の
   Ａ−Ｄ変換器。 ４、前記スイッチトキャパシタ回路は直列形スイツチト
   キャパシタ回路としである特許請求の範囲第１項記載の
   Ａ−Ｄ変換器。 ５、前記信号入力回路は前記基準電荷注入回路と同様の
   スイツチトキャパシタ回路により構成しである特許請求
   の範囲第１項または第２項または第３項または第４項記
   載のＡ−Ｄ変換器。 ６、前ｉｔ積分回路は前記基準電荷注入回路からの電荷
   とは逆極性の電荷を注入するバイアス電荷注入回路を有
   する特許請求の範囲第１項または第２項または第３項ま
   たは第４項または第５項記載のＡ−Ｄ変換器。 ７、前ｄ己バイアス電荷注入回路は前記基準電荷注入回
   路と同様のスイッチトキャパシタ回路により橋成しであ
   る特許請求の範囲第６項記載のＡ−Ｄ変換器。