JPH03185915A - スイッチト・キャパシタ型ヒステリシスコンパレータ回路 - Google Patents
スイッチト・キャパシタ型ヒステリシスコンパレータ回路Info
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- JPH03185915A JPH03185915A JP32509289A JP32509289A JPH03185915A JP H03185915 A JPH03185915 A JP H03185915A JP 32509289 A JP32509289 A JP 32509289A JP 32509289 A JP32509289 A JP 32509289A JP H03185915 A JPH03185915 A JP H03185915A
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- 239000003990 capacitor Substances 0.000 title claims abstract description 45
- 238000009499 grossing Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はヒステリシスコンパレータ回路に関し、特に半
導体集積回路上に実現されるスイッチト・キャパシタ型
ヒステリシスコンパレータ回路に関する。
導体集積回路上に実現されるスイッチト・キャパシタ型
ヒステリシスコンパレータ回路に関する。
従来、アナログ回路でのヒステリシスコンパレータ回路
は、複数のオペアンプを用いた回路が良く知られている
。
は、複数のオペアンプを用いた回路が良く知られている
。
第３図はかかる従来の一例を示すアナログヒステリシス
コンパレータ回路図である。
コンパレータ回路図である。
第３図に示すように、従来の回路は三つのオペアンプ５
〜７と抵抗ＲＯ〜Ｒ２とを用い、入力信号に対する比較
出力を得るようにしている。すなわち、入力端子ＩＮＩ
に第一の入力信号が供給されると、抵抗ＲＯおよびオペ
アンプ５からなる逆相増幅器で増幅され、この出力と入
力端子ＩＮ２に供給された第二の入力信号とを抵抗ＲＯ
及びオペアンプ６からなる逆相加算器で加算する。この
加算器出力は抵抗Ｒ１，Ｒ２およびオペアンプ７からな
る逆相コンパレータ部でアナロググランドと比較され、
出力端子ＯＵＴに比較結果をアナログ出力する。
〜７と抵抗ＲＯ〜Ｒ２とを用い、入力信号に対する比較
出力を得るようにしている。すなわち、入力端子ＩＮＩ
に第一の入力信号が供給されると、抵抗ＲＯおよびオペ
アンプ５からなる逆相増幅器で増幅され、この出力と入
力端子ＩＮ２に供給された第二の入力信号とを抵抗ＲＯ
及びオペアンプ６からなる逆相加算器で加算する。この
加算器出力は抵抗Ｒ１，Ｒ２およびオペアンプ７からな
る逆相コンパレータ部でアナロググランドと比較され、
出力端子ＯＵＴに比較結果をアナログ出力する。
第４図は従来の他の例を示すスイッチト・キャパシタ型
ヒステリシスコンパレータ回路図である。
ヒステリシスコンパレータ回路図である。
第４図に示すように、この回路は前述した第３図のアナ
ログ回路をスイッチト・キャパシタ型ヒステリシスコン
パレータとした例である。ＳＷ１〜ＳＷ４は互いに重な
り合わないクロックφ１およびφ２で駆動されるスイッ
チであり、ＣＩはキャパシタ、Ｒ１，Ｒ２は抵抗、１は
オペアンプ、４は偶数個のインバータ２とフリップフロ
ップ３からなるサンプルホールド回路である。
ログ回路をスイッチト・キャパシタ型ヒステリシスコン
パレータとした例である。ＳＷ１〜ＳＷ４は互いに重な
り合わないクロックφ１およびφ２で駆動されるスイッ
チであり、ＣＩはキャパシタ、Ｒ１，Ｒ２は抵抗、１は
オペアンプ、４は偶数個のインバータ２とフリップフロ
ップ３からなるサンプルホールド回路である。
上述した従来のアナログ回路のヒステリシスコンパレー
タ回路、特に半導体集積回路上でスイッチト・キャパシ
タフィルタを介して信号を１．０のデータに変換するコ
ンパレータ回路においては、スイッチト・キャパシタフ
ィルタの出力にクロック成分を除去するためのスムージ
ングフィルタが必要になる。このスムージングフィルタ
は一般にＲＣアクティブフィルタ構成上するが、これを
実現するためには抵抗とキャパシタが大きくなり、大き
なチップ面積を特徴とする特に、２人カタイプとすれば
、スムージングフィルタは２系列必要になるので、尚更
大きなチップ面積が必要である。また、ＲＣアクティブ
フィルタも各素子のばらつきを考慮すると、次数が高く
なるという欠点がある。また、第３図に示すような２人
力のヒステリシスコンパレータをアナログ回路で構成す
るためには、オペアンプを３個必要とするので、回路模
様が大きくなり、消費電流も増大するという欠点がある
。
タ回路、特に半導体集積回路上でスイッチト・キャパシ
タフィルタを介して信号を１．０のデータに変換するコ
ンパレータ回路においては、スイッチト・キャパシタフ
ィルタの出力にクロック成分を除去するためのスムージ
ングフィルタが必要になる。このスムージングフィルタ
は一般にＲＣアクティブフィルタ構成上するが、これを
実現するためには抵抗とキャパシタが大きくなり、大き
なチップ面積を特徴とする特に、２人カタイプとすれば
、スムージングフィルタは２系列必要になるので、尚更
大きなチップ面積が必要である。また、ＲＣアクティブ
フィルタも各素子のばらつきを考慮すると、次数が高く
なるという欠点がある。また、第３図に示すような２人
力のヒステリシスコンパレータをアナログ回路で構成す
るためには、オペアンプを３個必要とするので、回路模
様が大きくなり、消費電流も増大するという欠点がある
。
一方、第４図に示す回路においては、スイッチト・キャ
パシタ型ヒステリシスコンパレータ回路となっており、
上述の欠点は克服されているが、チップサイズの縮少化
を一層図る場合には、帰還路を構成する抵抗エリアが大
きくなるという欠点がある。
パシタ型ヒステリシスコンパレータ回路となっており、
上述の欠点は克服されているが、チップサイズの縮少化
を一層図る場合には、帰還路を構成する抵抗エリアが大
きくなるという欠点がある。
本発明のスイッチト・キャパシタ型ヒステリシスコンパ
レータ回路は、第一および第二の入力端子にそれぞれ一
端が接続され且つ他端は共通に接−，５：買 続されるとともにそれぞれ互いに重なり合わない第一お
よび第二のクロックで駆動される第一および第二のスイ
ッチと、前記第一および第二のスイッチの共通に接続さ
れた他端に一方の電極が接続される第一のキャパシタと
、前記第一のキャパシタの他方の電極に逆相入力端が接
続され且つアナロググランドに正相入力端が接続される
オペアンプと、前記オペアンプの出力端および前記逆相
入力端間に接続され且つ前記第二のクロックで駆動され
る第三のスイッチと、前記オペアンプの出力端に接続さ
れた複数段直列接続構成のインバータおよびフリップフ
ロップを有し且つ出力端を出力端子に接続したサンプル
ホールド回路と、前記サンプルホールド回路の出力端に
一端が接続され且つ前記第二のクロックで駆動される第
四のスイッチと、前記第四のスイッチの他端および前記
オペアンプの逆相入力端間に接続される第二のキャパシ
タと、前記第四のスイッチの他端および前記第二の入力
端子間も゛しくは前記第四のスイッチの他端および前記
第一のスイッチと第一のキヤ６一 ７色。
レータ回路は、第一および第二の入力端子にそれぞれ一
端が接続され且つ他端は共通に接−，５：買 続されるとともにそれぞれ互いに重なり合わない第一お
よび第二のクロックで駆動される第一および第二のスイ
ッチと、前記第一および第二のスイッチの共通に接続さ
れた他端に一方の電極が接続される第一のキャパシタと
、前記第一のキャパシタの他方の電極に逆相入力端が接
続され且つアナロググランドに正相入力端が接続される
オペアンプと、前記オペアンプの出力端および前記逆相
入力端間に接続され且つ前記第二のクロックで駆動され
る第三のスイッチと、前記オペアンプの出力端に接続さ
れた複数段直列接続構成のインバータおよびフリップフ
ロップを有し且つ出力端を出力端子に接続したサンプル
ホールド回路と、前記サンプルホールド回路の出力端に
一端が接続され且つ前記第二のクロックで駆動される第
四のスイッチと、前記第四のスイッチの他端および前記
オペアンプの逆相入力端間に接続される第二のキャパシ
タと、前記第四のスイッチの他端および前記第二の入力
端子間も゛しくは前記第四のスイッチの他端および前記
第一のスイッチと第一のキヤ６一 ７色。
パシタの接続転量に接続され且つ前記第一のクロックで
駆動される第五のスイッチとを備え、前記第二のキャパ
シタは前記第一のクロックのときに前記第五のスイッチ
を介して前記第一の入力端子に接続されるように構成し
ている。
駆動される第五のスイッチとを備え、前記第二のキャパ
シタは前記第一のクロックのときに前記第五のスイッチ
を介して前記第一の入力端子に接続されるように構成し
ている。
次に、本発明の実施例について図面を参照して説明する
。
。
第一図は本発明の第一の実施例を示すスイッチト・キャ
パシタ型ヒステリシスコンパレータ回路図である。
パシタ型ヒステリシスコンパレータ回路図である。
第一図に示すように、本実施例において、スイッチＳＷ
Ｉ〜ＳＷ３と、キャパシタＣＩと、オペアンプ１から成
る回路はコンパレータ部である。
Ｉ〜ＳＷ３と、キャパシタＣＩと、オペアンプ１から成
る回路はコンパレータ部である。
これらのスイッチ５ＷＩ−８Ｗ３を駆動するクロックφ
１とクロックφ２とは互いに重なり合わないようにスリ
ットをあけており、このスリットのために回路は誤動作
する。従って、コンパレータ部の出力に偶数個のインバ
ータ２とフリップフロップ回路３から成るサンプルホー
ルド回路４を付加し、クロックφ１時の入力の値をホー
ルドするようにしている。また、スイッチＳＷ４．５と
キャパシタＣ２とはサンプルホールド回路４からの帰還
路を形成している。従って、このサンプルホールド回路
４の出力を出力端子ＯＵＴとすれば、第一図におけるキ
ャパシタＣ２とスイッチＳＷ４゜５を取り除くと、入力
端子ＩＮＩと出力端子ＯＵＴ間は逆相のコンパレータ回
路を構成することになる。
１とクロックφ２とは互いに重なり合わないようにスリ
ットをあけており、このスリットのために回路は誤動作
する。従って、コンパレータ部の出力に偶数個のインバ
ータ２とフリップフロップ回路３から成るサンプルホー
ルド回路４を付加し、クロックφ１時の入力の値をホー
ルドするようにしている。また、スイッチＳＷ４．５と
キャパシタＣ２とはサンプルホールド回路４からの帰還
路を形成している。従って、このサンプルホールド回路
４の出力を出力端子ＯＵＴとすれば、第一図におけるキ
ャパシタＣ２とスイッチＳＷ４゜５を取り除くと、入力
端子ＩＮＩと出力端子ＯＵＴ間は逆相のコンパレータ回
路を構成することになる。
次に、かかるコンパレータ回路の動作について説明する
。
。
まず、第一図における入力単位ＩＮＩに印加される電圧
をＶｌ、入力端子ＩＮ２に印加される電圧なＶ２％イン
バータ２の出力電圧なＶ。（ハイレベル出力電圧Ｖ。Ｈ
：ローレベル出力電圧■。Ｌ）とすると、クロックφ２
時にキャパシタＣ１およびＣ２にそれぞれ充電される電
荷Ｑ１およびＣ２は、Ｑ１＝０１（Ｖ２ ＶＡ。）
・・・・・・（１）Ｑ２＝０２ （Ｖｏ
ＶＡＧ） ・・・・・・（２）となる
。
をＶｌ、入力端子ＩＮ２に印加される電圧なＶ２％イン
バータ２の出力電圧なＶ。（ハイレベル出力電圧Ｖ。Ｈ
：ローレベル出力電圧■。Ｌ）とすると、クロックφ２
時にキャパシタＣ１およびＣ２にそれぞれ充電される電
荷Ｑ１およびＣ２は、Ｑ１＝０１（Ｖ２ ＶＡ。）
・・・・・・（１）Ｑ２＝０２ （Ｖｏ
ＶＡＧ） ・・・・・・（２）となる
。
一方、クロックφ１時には、キャパシタＣ１とキャパシ
タＣ３は並列接続されるから、電荷ＱはＱ＝Ｑ＋＋Ｑ２
＝Ｃ＋ （Ｖ２ ＶＡＯ） ＋０２（ＶＯＶＡＧ）・
・・・・・（３） となる。また、このキャパシタｃ１およびＣ２の電極間
の電圧■は、 と表わせる。
タＣ３は並列接続されるから、電荷ＱはＱ＝Ｑ＋＋Ｑ２
＝Ｃ＋ （Ｖ２ ＶＡＯ） ＋０２（ＶＯＶＡＧ）・
・・・・・（３） となる。また、このキャパシタｃ１およびＣ２の電極間
の電圧■は、 と表わせる。
ここで、キャパシタＣ１およびＣ２の一方の電極電圧は
ｖｌであるから、オペアンプ１の逆相入力端子電圧■−
は、 Ｖ−＝Ｖ、−Ｖ ・・・・・・（５〉 従って、 （５）式より、 ９− ・・・・・・（６） となる。
ｖｌであるから、オペアンプ１の逆相入力端子電圧■−
は、 Ｖ−＝Ｖ、−Ｖ ・・・・・・（５〉 従って、 （５）式より、 ９− ・・・・・・（６） となる。
一方、かかる回路はコンパレータであるから、ｖ−−ｖ
Ａｏ＞ｏ のとき Ｖ ｏ ＝ ＶＯＬ ・・
・・・・（７）Ｖ−−ＶＡ、＜Ｏのとき Ｖ ｏ ＝
Ｖ ｏｎ ・・・・・・（８）となっている。
Ａｏ＞ｏ のとき Ｖ ｏ ＝ ＶＯＬ ・・
・・・・（７）Ｖ−−ＶＡ、＜Ｏのとき Ｖ ｏ ＝
Ｖ ｏｎ ・・・・・・（８）となっている。
ここで、■。。→■。１に出力が変化する場合は（６）
式より、 ・・・・・・（９） ここで、 Ｖ２＜Ｖ。、であるから、 従って、Ｖ １’ ＞ Ｖ ２ ・・・
・・・（１０）次に、ＶＯＬ→■。８に出力が変化する
場合は（６）式より、 ・・・・・・（１１） ここで、 Ｖ２＞Ｖ。１であるから、 従って、■１″＜Ｖ２ ・・・・・・（１
２）ここで、（９）式および（１１）式の不等号を等式
で置き換えると、コンパレータのヒステリシス幅■Ｔ□
が求まる。
式より、 ・・・・・・（９） ここで、 Ｖ２＜Ｖ。、であるから、 従って、Ｖ １’ ＞ Ｖ ２ ・・・
・・・（１０）次に、ＶＯＬ→■。８に出力が変化する
場合は（６）式より、 ・・・・・・（１１） ここで、 Ｖ２＞Ｖ。１であるから、 従って、■１″＜Ｖ２ ・・・・・・（１
２）ここで、（９）式および（１１）式の不等号を等式
で置き換えると、コンパレータのヒステリシス幅■Ｔ□
が求まる。
Ｃ６
・・・・・・（１３）
このヒステリシス幅は、第３図に示す抵抗分圧した従来
のアナログのヒステリシスコンパレータ回路のヒステリ
シス幅を決める抵抗定数Ｒ１およびＲ２に対しＲ１を０
２．Ｒ２を０１に置き換えた式で表わされている。
のアナログのヒステリシスコンパレータ回路のヒステリ
シス幅を決める抵抗定数Ｒ１およびＲ２に対しＲ１を０
２．Ｒ２を０１に置き換えた式で表わされている。
第２図は本発明の第二の実施例を示すスイッチト・キャ
パシタ型ヒステリシスコンパレータ回路図である。
パシタ型ヒステリシスコンパレータ回路図である。
第２図に示すように、本実施例は前述した第一の実施例
と比較し、基本構成は同一であり、異なる点はインバー
タを奇数個にしたこと、第五のスイッチＳＷ５を第一の
スイッチＳＷＩと第一のキャパシタＣ１との接続点に配
置したことにある。
と比較し、基本構成は同一であり、異なる点はインバー
タを奇数個にしたこと、第五のスイッチＳＷ５を第一の
スイッチＳＷＩと第一のキャパシタＣ１との接続点に配
置したことにある。
この場合も、第一のクロックφ１の期間においては、第
二のキャパシタＣ２が第一の入力端子ＩＮ１に接続され
ている。
二のキャパシタＣ２が第一の入力端子ＩＮ１に接続され
ている。
以上説明したように、本発明のスイッチト・キャパシタ
型ヒステリシスコンパレータ回路は、帰還路を形成する
のにキャパシタを用いることにより、アナログヒステリ
シスコンパレータ回路ト比較しても、半導体集積回路上
でスイッチト・キャパシタフィルタ出力信号をコンパレ
ートする場合には、スムージングフィルタを不要とし、
しかも２人力を一定のヒステリシス幅を持ってコンパレ
ートすることが出来るという効果がある。また、本発明
は従来のスイッチト・キャパシタ型ヒステリシスコンパ
レータ回路に比して、抵抗が不要となっているため、チ
ップ面積を小さく出来るという効果がある。
型ヒステリシスコンパレータ回路は、帰還路を形成する
のにキャパシタを用いることにより、アナログヒステリ
シスコンパレータ回路ト比較しても、半導体集積回路上
でスイッチト・キャパシタフィルタ出力信号をコンパレ
ートする場合には、スムージングフィルタを不要とし、
しかも２人力を一定のヒステリシス幅を持ってコンパレ
ートすることが出来るという効果がある。また、本発明
は従来のスイッチト・キャパシタ型ヒステリシスコンパ
レータ回路に比して、抵抗が不要となっているため、チ
ップ面積を小さく出来るという効果がある。
第一図は本発明の第一の実施例を示すスイッチト・キャ
パシタ型ヒステリシスコンパレータ回路図、第２図は本
発明の第二の実施例を示す同様の回路図、第３図は従来
の一例を示すアナログヒステリシスコンパレータ回路図
、第４図は従来の他の例を示すスイッチト・キャパシタ
型ヒステリシスコンパレータ回路図である。 ｌ・・・・・・オペアンプ、２・・・・・・偶数段イン
バータ、３・・・・・・フリップフロップ、４・・・・
・・サンプルホールド回路、ＩＮＩ、ＩＮ２・・・・・
・入力端子、ＯＵＴ・・・・・・出力端子、Ｃ，、Ｃ２
・・・・・・キャパシタ、ＳＷ１〜ＳＷ５・・・・・・
スイッチ、φ１．φ２・・・・・・クロック。
パシタ型ヒステリシスコンパレータ回路図、第２図は本
発明の第二の実施例を示す同様の回路図、第３図は従来
の一例を示すアナログヒステリシスコンパレータ回路図
、第４図は従来の他の例を示すスイッチト・キャパシタ
型ヒステリシスコンパレータ回路図である。 ｌ・・・・・・オペアンプ、２・・・・・・偶数段イン
バータ、３・・・・・・フリップフロップ、４・・・・
・・サンプルホールド回路、ＩＮＩ、ＩＮ２・・・・・
・入力端子、ＯＵＴ・・・・・・出力端子、Ｃ，、Ｃ２
・・・・・・キャパシタ、ＳＷ１〜ＳＷ５・・・・・・
スイッチ、φ１．φ２・・・・・・クロック。
Claims (1)
- 第一および第二の入力端子にそれぞれ一端が接続され且
つ他端は共通に接続されるとともにそれぞれ互いに重な
り合わない第一および第二のクロックで駆動される第一
および第二のスイッチと、前記第一および第二のスイッ
チの共通に接続された他端に一方の電極が接続される第
一のキャパシタと、前記第一のキャパシタの他方の電極
に逆相入力端が接続され且つアナロググランドに正相入
力端が接続されるオペアンプと、前記オペアンプの出力
端および前記逆相入力端間に接続され且つ前記第二のク
ロックで駆動される第三のスイッチと、前記オペアンプ
の出力端に接続された複数段直列接続構成のインバータ
およびフリップフロップを有し且つ出力端を出力端子に
接続したサンプルホールド回路と、前記サンプルホール
ド回路の出力端に一端が接続され且つ前記第二のクロッ
クで駆動される第四のスイッチと、前記第四のスイッチ
の他端および前記オペアンプの逆相入力端間に接続され
る第一のキャパシタと、前記第四のスイッチの他端およ
び前記第一の入力端子間もしくは前記第四のスイッチの
他端および前記第一のスイッチと第一のキャパシタの接
続点間に接続され且つ前記第一のクロックで駆動される
第五のスイッチとを備え、前記第二のキャパシタは前記
第一のクロックのときに前記第五のスイッチを介して前
記第一の入力端子に接続されることを特徴とするスイッ
チト・キャパシタ型ヒステリシスコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325092A JP2972247B2 (ja) | 1989-12-14 | 1989-12-14 | スイッチト・キャパシタ型ヒステリシスコンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325092A JP2972247B2 (ja) | 1989-12-14 | 1989-12-14 | スイッチト・キャパシタ型ヒステリシスコンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185915A true JPH03185915A (ja) | 1991-08-13 |
| JP2972247B2 JP2972247B2 (ja) | 1999-11-08 |
Family
ID=18173050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325092A Expired - Fee Related JP2972247B2 (ja) | 1989-12-14 | 1989-12-14 | スイッチト・キャパシタ型ヒステリシスコンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972247B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303923A (ja) * | 2005-04-20 | 2006-11-02 | Sharp Corp | 回路装置およびこれを備えた電子機器 |
| JP2011061319A (ja) * | 2009-09-07 | 2011-03-24 | Sanyo Electric Co Ltd | コンパレータ回路およびモータ駆動回路 |
| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
| KR20210104682A (ko) * | 2018-12-19 | 2021-08-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 히스테리시스 콤퍼레이터, 반도체 장치, 및 축전 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5991712A (ja) * | 1982-10-18 | 1984-05-26 | インタ−シル・インコ−ポレ−テツド | 比較器 |
| JPH01245610A (ja) * | 1988-03-25 | 1989-09-29 | Nec Corp | ヒステリシスコンパレータ回路 |
-
1989
- 1989-12-14 JP JP1325092A patent/JP2972247B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5991712A (ja) * | 1982-10-18 | 1984-05-26 | インタ−シル・インコ−ポレ−テツド | 比較器 |
| JPH01245610A (ja) * | 1988-03-25 | 1989-09-29 | Nec Corp | ヒステリシスコンパレータ回路 |
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| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
| KR20210104682A (ko) * | 2018-12-19 | 2021-08-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 히스테리시스 콤퍼레이터, 반도체 장치, 및 축전 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2972247B2 (ja) | 1999-11-08 |
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