JPS58201335A - 厚膜集積回路 - Google Patents

厚膜集積回路

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Publication number
JPS58201335A
JPS58201335A JP57084341A JP8434182A JPS58201335A JP S58201335 A JPS58201335 A JP S58201335A JP 57084341 A JP57084341 A JP 57084341A JP 8434182 A JP8434182 A JP 8434182A JP S58201335 A JPS58201335 A JP S58201335A
Authority
JP
Japan
Prior art keywords
thick film
wire
bonding pad
integrated circuit
film integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57084341A
Other languages
English (en)
Inventor
Masahide Murakami
村上 正秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP57084341A priority Critical patent/JPS58201335A/ja
Publication of JPS58201335A publication Critical patent/JPS58201335A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007Surface contacts, e.g. bumps
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/075Connecting or disconnecting of bond wires
    • H10W72/07551Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は厚膜集積回路に係り、特にセラミック基板上に
形成された厚膜回路に半導体ペレットがM;叡され、上
記厚膜回路の導体部と半導体ペレットがワイヤーで接続
される厚膜集積回路においてワイヤーと上記厚膜回路の
導体部との接着強度を向上させる技術に関する。
通常、スクリーン印刷方式により、セラ攬ツク基板上に
厚膜によってワイヤーのポンディングパッドが形成され
る。しかし厚膜によって形成された上記ポンディングパ
ッドは表間が平滑でないという欠点がある。このことは
、ワイヤーボンディングの際キャピラリが片当り等によ
りワイヤーに十分圧力が加らず、上記ワイヤーの接着強
度が劣化する原因となる。特に、キャピラリの形状から
上記ポンディングパッドが凸状になるほど前記ワイヤー
の接着強度の劣化は顕著となる。
本発明の目的は、このような欠点のない厚膜集積回路を
提供することにある。
本発明の特徴は、セラミック基板上に形成された厚膜回
路に半導体ペレットが搭載され、上記厚膜回路の導体部
と半導体ペレットがワイヤーで接続される厚膜集積回路
において、上記ワイヤーが接続される厚膜上のポンディ
ングパッドをスルーホール上に形成することにより、上
記ボンディングパッドが凹状に形成されている厚膜集積
回路にある。
本発明によれば、七う肴ツク基板上に形成されるポンデ
ィングパッドを上記方法によって凹状に形成することに
より、キャピラリの片当りをなくし、ワイヤーに十分圧
力が加わり、前記ワイヤーとポンディングパッドとの接
着強度の劣化を防ぐことができる。
次に本発明の実施例について説明する。第1図は本実施
例の厚膜集積回路の部分平面図、第2図は第1図のX−
Yにおける断面図である。先ず、図のように、セラミッ
ク基板1上に下層の配線層2を形成する。次に、ポンデ
ィングパッド5が形成される位置に絶縁層3によってス
ルーホール4を形成する。この工程は、他の導体パター
ン間を接続するスルーホールと同時に形成できるので有
効な方法である。この後、スルーホール4上にポンディ
ングパッド5を形成する。
以上のように製造された厚膜集積回路は、ワイヤーボン
ディングの際、ワイヤーに十分圧力が加わり1ワイヤー
の接着強度の劣化を防ぐことができる。
【図面の簡単な説明】 第1図は本発明の一実施例を示す部分平面図で、第2図
は、そのX−Yにおける断面図である。 なお図において、1・・・・・・セラミック基板、2・
・・・・・下層の配線層、3・・・・・・絶縁層、4・
・・・・・スルーホール、5・・・・・・ボンディング
パット、6・・・・・・マウントランド、である。

Claims (1)

    【特許請求の範囲】
  1. セラミック基板上に形成された厚膜ば路に半導体ペレッ
    トが搭載され、前記厚膜回路の導体部と前記半導体ペレ
    ットがワイヤーで接続される厚膜集積回路において、前
    記ワイヤーが接線される厚膜上のポンディングパッドを
    スルーホール上に形成することにより、前記ボンディン
    グパラ3ドが凹状に形成されていることを特徴とする厚
    膜集積回路0
JP57084341A 1982-05-19 1982-05-19 厚膜集積回路 Pending JPS58201335A (ja)

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JPS58201335A true JPS58201335A (ja) 1983-11-24

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