JP2000243871A - 回路基板 - Google Patents

回路基板

Info

Publication number
JP2000243871A
JP2000243871A JP11040883A JP4088399A JP2000243871A JP 2000243871 A JP2000243871 A JP 2000243871A JP 11040883 A JP11040883 A JP 11040883A JP 4088399 A JP4088399 A JP 4088399A JP 2000243871 A JP2000243871 A JP 2000243871A
Authority
JP
Japan
Prior art keywords
circuit board
protective film
mold
semiconductor chip
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11040883A
Other languages
English (en)
Other versions
JP4336407B2 (ja
Inventor
Kazuyuki Kishimoto
岸本和之
Hirotaka Okamoto
岡本裕貴
Isao Izumi
泉勲
Ryoji Kitada
北田良二
Shigeru Miyagawa
宮川茂
Hirofumi Iemura
家村浩文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Towa Corp
Original Assignee
Towa Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Towa Corp filed Critical Towa Corp
Priority to JP04088399A priority Critical patent/JP4336407B2/ja
Publication of JP2000243871A publication Critical patent/JP2000243871A/ja
Application granted granted Critical
Publication of JP4336407B2 publication Critical patent/JP4336407B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 ＢＧＡを製造する際に、モールド樹脂による
樹脂封止工程において、半導体チップが静電破壊される
ことを防止する。 【解決手段】 各々回路基板２５ａの上面と下面とに、
回路パターン２１ａ，２１ｂと、回路パターン２１ａ上
に順次設けられた保護膜２２ａ，２３ａと、回路パター
ン２１ｂ上の保護膜２２ｂと、回路パターン２１ｂから
延びて設けられたランド２４とを備えると共に、保護膜
２３ａが導電性を与えられる。これによって、モールド
樹脂によって封止された後に回路基板２５ａが上型４０
から引き離される際に発生する静電気が抑制されるの
で、半導体チップ３０に印加される静電気が低減され
て、半導体チップ３０の静電破壊が防止される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＩＣ等の電子部品
が実装される回路基板であって、特に、実装後にモール
ド樹脂によって樹脂封止される工程で発生する静電気を
抑制する回路基板に関するものである。
【０００２】
【従来の技術】近年、製品の小型化という要請に対応す
るために、いわゆるＢＧＡ(Ball GridArray) が提案さ
れている。このＢＧＡは、回路基板の上面に装着した半
導体チップをモールド樹脂内に封止すると共に、回路基
板の下面にボールバンプをマトリックス状に配設した構
造を備えている。ＢＧＡに用いられている従来の回路基
板について、図５を参照して説明する。図５（１），
（２）は、従来の回路基板であって、それぞれ半導体チ
ップが実装された後に、金型にセットされ樹脂封止前の
状態と、樹脂封止後に上型が型開きされた状態とを示す
断面図である。図５（１），（２）において、基材１の
両面に設けられ層間接属された回路パターン２ａ，２ｂ
上に、絶縁性樹脂からなる平滑な保護膜３ａ，３ｂが設
けられている。上面の保護膜３ａは、例えば、回路パタ
ーン２ａを露出させて文字表示として使用する露出部
分、ワイヤボンディング用のパッド等の領域以外を、言
い換えれば本来露出させる必要がある領域以外をすべて
覆うようにして設けられている。下面の保護膜３ｂに
は、それぞれ回路パターン２ｂから延びてマトリックス
状に設けられたランド４を露出させるようにして、開口
が設けられている。基材１、回路パターン２ａ，２ｂ、
保護膜３ａ，３ｂ、及びランド４は、回路基板５を構成
する。上面の保護膜３ａ上にはＩＣ等の半導体チップ６
が載置されている。半導体チップ６の電極（図示なし）
と回路パターン２ａとは、ボンディングワイヤ７を介し
て電気的に接続されている。
【０００３】回路基板５が樹脂封止される際には、図５
（１）に示されているように、上型８と下型９とが型締
めされ半導体チップ６の周囲にはキャビティ１０が形成
される。更に、溶融された樹脂がキャビティ１０に加圧
充填されて、図５（２）に示されているように、充填さ
れた樹脂が硬化してモールド樹脂１１が形成された後に
上型８が型開きされる。その後に、樹脂封止された回路
基板５は、下型９から取り出される。最終的には、ボー
ルバンプ（図示なし）が各ランド４上に設けられて、Ｂ
ＧＡが完成する。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の回路基板を使用する場合には、上型８と下型９とか
ら樹脂封止後の回路基板５を取り出す際に、絶縁性樹脂
からなる平滑な保護膜３ａ，３ｂが金型から引き離され
ることによって、保護膜３ａ，３ｂと金型との間におい
て静電気が発生するおそれがあった。そして、発生した
静電気は、回路パターン２ａ，２ｂとボンディングワイ
ヤ７とを介して半導体チップ６に印加されて、最悪の場
合には半導体チップ６を電気的に破壊すること、すなわ
ち静電破壊が発生していた。また、樹脂封止後のバリの
発生を防ぐために、上型８と下型９とが回路基板５を所
定の型締圧によって型締めするので、回路基板５の保護
膜３ａ，３ｂの広い領域がそれぞれ上型８と下型９とに
強く密着して、いっそう静電気が発生しやすくなってい
た。
【０００５】本発明は、上述の課題を解決するためにな
されたものであり、樹脂封止後の回路基板が金型から取
り出される際に静電気の発生を抑制し、ひいては電子部
品の静電破壊を防止する回路基板を提供することを目的
とする。
【０００６】
【課題を解決するための手段】上述の技術的課題を解決
するために、本発明に係る回路基板は、電子部品が載置
された後にモールド樹脂によって樹脂封止される回路基
板であって、回路基板上に設けられ電子部品に対して電
気信号を授受するための回路パターンと、回路パターン
を保護するために該回路パターンのうち少なくとも一部
を覆って設けられるとともに導電性を有する保護膜とを
備えたことを特徴とするものである。
【０００７】また、本発明に係る回路基板は、上述の回
路基板において、保護膜は複数の層からなるとともに、
該複数の層のうち少なくとも最上層は導電性を有するこ
とを特徴とするものである。
【０００８】また、本発明に係る回路基板は、電子部品
が載置された後にモールド樹脂によって樹脂封止される
回路基板であって、回路基板上に設けられ電子部品に対
して電気信号を授受するための回路パターンと、回路パ
ターンを保護するために該回路パターンのうち少なくと
も一部を覆って設けられるとともに凸部を有する保護膜
とを備えたことを特徴とするものである。
【０００９】また、本発明に係る回路基板は、上述の回
路基板において、凸部は、保護膜に混入された絶縁性粒
子によって形成されていることを特徴とするものであ
る。
【００１０】また、本発明に係る回路基板は、上述の回
路基板において、凸部は、回路基板上における保護を必
要としない部分を露出させるように保護膜に開口を設け
ることによって形成されていることを特徴とするもので
ある。
【００１１】また、本発明に係る回路基板は、上述の回
路基板において、凸部は、保護膜が部分的に異なる膜厚
を有することによって形成されていることを特徴とする
ものである。
【００１２】
【作用】本発明によれば、樹脂封止後であって金型から
取り出される前の回路基板において、金型に接触する部
分である保護膜が導電性を有しているので、回路基板が
金型から取り出される際に静電気の発生が抑制される。
更に、静電気が発生した場合でもその静電気が金型へと
流出される。したがって、電子部品に対して印加される
静電気が低減されるので、電子部品の静電破壊を確実に
防止することができる。また、本発明によれば、凸部を
有する保護膜によって、保護膜と金型との接触面積が減
少する。これにより、保護膜と金型との間の密着性が低
下するので、金型から回路基板が取り出される際に、す
なわち金型から保護膜が引き離される際に、静電気の発
生が抑制される。したがって、電子部品に対して印加さ
れる静電気が低減されるので、電子部品の静電破壊を確
実に防止することができる。
【００１３】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について、図面を参照しながら説明す
る。図１（１），（２）は、本実施形態に係る回路基板
であって、それぞれ半導体チップが実装された後に、金
型にセットされ樹脂封止前の状態と、樹脂封止後に上型
が型開きされた状態とを示す断面図である。図１
（１），（２）において、基材２０の両面には、層間接
属された回路パターン２１ａ，２１ｂが設けられてい
る。上面の回路パターン２１ａ上には、保護膜２２ａ，
２３ａが、順次設けられている。ここで、下層の保護膜
２２ａは絶縁性樹脂により形成され、最上層の保護膜２
３ａは例えば炭素の微粒子等の導電性物質を含んで平滑
に形成されている。下面の回路パターン２１ｂ上には、
保護膜２２ｂが設けられている。保護膜２２ｂには、そ
れぞれ回路パターン２１ｂから延びてマトリックス状に
設けられたランド２４を露出させるように、開口が設け
られている。基材２０、回路パターン２１ａ，２１ｂ、
保護膜２２ａ，２３ａ，２２ｂ、及びランド２４は、プ
リント基板(Printed Circuit Board) と称されている回
路基板２５ａを構成する。保護膜２３ａ上には、ＩＣ等
の半導体チップ３０が載置されている。半導体チップ３
０の電極（図示なし）と回路パターン２１ａとは、ボン
ディングワイヤ３１を介して電気的に接続されている。
最終的には、ボールバンプ（図示なし）が各ランド２４
上に設けられて、ＢＧＡが完成する。回路基板２５ａが
樹脂封止される際には、図１（１）に示されているよう
に、上型４０と下型４１とが型締めされ半導体チップ３
０の周囲にはキャビティ３２が形成される。更に、溶融
された樹脂がキャビティ３２に加圧充填され、図１
（２）に示されているように、樹脂が硬化してモールド
樹脂３３が形成された後に上型４０が型開きされる。
【００１４】ここで、本実施形態に係る回路基板の特徴
は、最上層の保護膜２３ａが、導電性物質を含んで形成
されていることである。これにより、保護膜２３ａは導
電性を有するので、上型４０から樹脂封止後の回路基板
２５ａが引き離される際に、保護膜２３ａと上型４０と
の間における静電気の発生を抑制することができる。更
に、静電気が発生した場合でも、発生した静電気は導電
性を有する保護膜２３ａによって下型４１へと導かれ
る。したがって、半導体チップ３０に印加される静電気
が大幅に低減されるので、半導体チップ３０の静電破壊
を確実に防止することができる。
【００１５】なお、本実施形態の説明においては、導電
性物質を含ませて形成する保護膜を上面の保護膜の最上
層としたが、これに限らず、導電性を有する１層の保護
膜を回路パターン２１ａ上に設けてもよい。この場合に
は、各回路パターン２１ａ相互間について必要な絶縁性
を確保できる程度に、保護膜に含ませる導電性物質の種
類や量等を決定すればよい。
【００１６】また、必要に応じて、下面の保護膜につい
ても、導電性を有する１層の保護膜を回路パターン２１
ｂ上に設けてもよいし、複数の層からなる保護膜の最上
層を導電性を有する層にしてもよい。
【００１７】（第２の実施形態）以下、本発明の第２の
実施形態について、図面を参照しながら説明する。図２
（１），（２）は、本実施形態に係る回路基板であっ
て、それぞれ半導体チップが実装された後に、金型にセ
ットされ樹脂封止前の状態と、樹脂封止後に上型が型開
きされた状態とを示す断面図である。回路基板２５ｂの
上面における保護膜２２ａには、例えばガラス等の絶縁
性粒子２６が含まれている。絶縁性粒子２６によって、
保護膜２２ａの表面には微小な凸部２７が形成されてい
る。
【００１８】ここで、本実施形態に係る回路基板の特徴
は、保護膜２２ａの表面に微小な凸部２７が形成されて
いることである。これにより、微小な凹凸を有する保護
膜２２ａと上型４０との間の密着性が低下するので、上
型４０から回路基板２５ｂが取り出される際に、すなわ
ち上型４０から保護膜２２ａが引き離される際に、静電
気の発生が抑制される。したがって、半導体チップ３０
に対して印加される静電気が低減されるので、半導体チ
ップ３０の静電破壊を確実に防止することができる。
【００１９】図３（１），（２）は、本実施形態に係る
別の回路基板であって、それぞれ半導体チップが実装さ
れた後に、金型にセットされ樹脂封止前の状態と、樹脂
封止後に上型が型開きされた状態とを示す断面図であ
る。回路基板２５ｃの上面における保護膜２２ａは、回
路パターン２１ａのうち保護が必要な領域、例えば電気
的に絶縁コートされることが必要な領域のみを覆ってい
る。言い換えれば、回路基板２５ｃの上面においては、
絶縁コートが不要である領域は開口２８によって露出し
ているので、本来露出されるべき部分以外をすべて覆う
場合に比べて、保護膜２２ａの有無による凹凸がより多
く生じることになる。
【００２０】これにより、凹凸を有する保護膜２２ａと
上型４０との間の密着性が低下するので、上型４０から
回路基板２５ｃが取り出される際に、すなわち上型４０
から保護膜２２ａが引き離される際に、静電気の発生が
抑制される。したがって、半導体チップ３０に対して印
加される静電気が低減されるので、半導体チップ３０の
静電破壊を確実に防止することができる。
【００２１】図４（１），（２）は、本実施形態に係る
更に別の回路基板であって、それぞれ半導体チップが実
装された後に、金型にセットされ樹脂封止前の状態と、
樹脂封止後に上型が型開きされた状態とを示す断面図で
ある。回路基板２５ｄの上面における保護膜２２ａは、
所定の部分に凸部２７と凹部２９とが存在するように設
けられている。凸部２７と凹部２９とを有する保護膜２
２ａは、例えば、保護が必要な領域の全部に下層保護膜
を塗布した後に、下層保護膜の上に格子状の上層保護膜
を塗布することにより形成することができる。
【００２２】これにより、凹凸を有する保護膜２２ａと
上型４０との間の密着性が低下するので、上型４０から
回路基板２５ｄが取り出される際に、すなわち上型４０
から保護膜２２ａが引き離される際に、静電気の発生が
抑制される。したがって、半導体チップ３０に対して印
加される静電気が低減されるので、半導体チップ３０の
静電破壊を確実に防止することができる。
【００２３】以上説明したように、本実施形態によれ
ば、保護膜２２ａの凸部によって、上型４０と保護膜２
２ａとの密着性が低下するので、上型４０から回路基板
２５ｂ〜２５ｄを取り出す際に静電気の発生が抑制され
る。したがって、半導体チップ３０に対して印加される
静電気が低減されるので、半導体チップ３０の静電破壊
を確実に防止することができる。
【００２４】なお、本実施形態の説明においては、回路
基板の上面の保護膜について説明したが、下面の保護膜
についても同様に凸部を形成することができる。また、
回路基板の使用されていない部分に凹部又は貫通穴を設
けた後に、保護膜を形成してもよい。これにより、その
凹部又は貫通穴の上において、保護膜の膜厚が小さくな
り、あるいは保護膜が形成されない部分ができる。した
がって、回路基板の保護膜において凸部を形成すること
ができる。
【００２５】また、以上説明した各実施形態において
は、回路基板としてプリント基板を使用したが、これに
限らず、ポリイミド等からなり可撓性を有するフイルム
状の基板、いわゆるフレキシブル回路基板(Flexible Pr
inted Circuit)を使用してもよいことはいうまでもな
い。更に、本発明に係る回路基板は、半導体チップの他
にも、静電気に対して耐性が低い電子部品に対して使用
することができる。
【００２６】
【発明の効果】本発明によれば、モールド樹脂によって
封止された後の回路基板を金型から引き離す際に、回路
基板上に設けられた導電性を有する保護膜によって静電
気の発生を抑制することができる。また、回路基板上に
設けられ凸部を有する保護膜によって、保護膜と金型と
の密着性が低下するので、モールド樹脂によって封止さ
れた後の回路基板を金型から引き離す際に、静電気の発
生を抑制することができる。したがって、電子部品に対
して印加される静電気が低減されるので、電子部品の静
電破壊を確実に防止することができる。これにより、電
子部品の静電破壊が確実に防止される回路基板を提供で
きるという、優れた実用的な効果を奏するものである。
【図面の簡単な説明】
【図１】（１），（２）は、それぞれ本発明の第１の実
施形態に係る回路基板上に半導体チップが実装された後
に、金型にセットされ樹脂封止前の状態と、樹脂封止後
に上型が型開きされた状態とを示す断面図である。
【図２】（１），（２）は、それぞれ本発明の第２の実
施形態に係る回路基板上に半導体チップが実装された後
に、金型にセットされ樹脂封止前の状態と、樹脂封止後
に上型が型開きされた状態とを示す断面図である。
【図３】（１），（２）は、それぞれ本発明の第２の実
施形態に係る別の回路基板上に半導体チップが実装され
た後に、金型にセットされ樹脂封止前の状態と、樹脂封
止後に上型が型開きされた状態とを示す断面図である。
【図４】（１），（２）は、それぞれ本発明の第２の実
施形態に係る更に別の回路基板上に半導体チップが実装
された後に、金型にセットされ樹脂封止前の状態と、樹
脂封止後に上型が型開きされた状態とを示す断面図であ
る。
【図５】（１），（２）は、それぞれ従来の回路基板上
に半導体チップが実装された後に、金型にセットされ樹
脂封止前の状態と、樹脂封止後に上型が型開きされた状
態とを示す断面図である。
【符号の説明】
２０ 基材 ２１ａ，２１ｂ 回路パターン ２２ａ，２２ｂ，２３ａ 保護膜 ２４ ランド ２５ａ，２５ｂ，２５ｃ，２５ｄ 回路基板 ２６ 絶縁性粒子 ２７ 凸部 ２８ 開口 ２９ 凹部 ３０ 半導体チップ ３１ ボンディングワイヤ ３２ キャビティ ３３ モールド樹脂 ４０ 上型 ４１ 下型
フロントページの続き (72)発明者 北田良二 京都府京都市南区上鳥羽上調子町５番地 トーワ株式会社内 (72)発明者 宮川茂 京都府京都市南区上鳥羽上調子町５番地 トーワ株式会社内 (72)発明者 家村浩文 京都府京都市南区上鳥羽上調子町５番地 トーワ株式会社内 Ｆターム(参考） 5F061 AA01 BA04 CA21 CB07 CB12

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 電子部品が載置された後にモールド樹脂
    によって樹脂封止される回路基板であって、 前記回路基板上に設けられ前記電子部品に対して電気信
    号を授受するための回路パターンと、 前記回路パターンを保護するために該回路パターンのう
    ち少なくとも一部を覆って設けられるとともに、導電性
    を有する保護膜とを備えたことを特徴とする回路基板。
  2. 【請求項２】 請求項１記載の回路基板において、 前記保護膜は複数の層からなるとともに、該複数の層の
    うち少なくとも最上層は導電性を有することを特徴とす
    る回路基板。
  3. 【請求項３】 電子部品が載置された後にモールド樹脂
    によって樹脂封止される回路基板であって、 前記回路基板上に設けられ前記電子部品に対して電気信
    号を授受するための回路パターンと、 前記回路パターンを保護するために該回路パターンのう
    ち少なくとも一部を覆って設けられるとともに、凸部を
    有する保護膜とを備えたことを特徴とする回路基板。
  4. 【請求項４】 請求項３記載の回路基板において、 前記凸部は、前記保護膜に混入された絶縁性粒子によっ
    て形成されていることを特徴とする回路基板。
  5. 【請求項５】 請求項３記載の回路基板において、 前記凸部は、前記回路基板上における保護を必要としな
    い部分を露出させるように前記保護膜に開口を設けるこ
    とによって形成されていることを特徴とする回路基板。
  6. 【請求項６】 請求項３記載の回路基板において、 前記凸部は、前記保護膜が部分的に異なる膜厚を有する
    ことによって形成されていることを特徴とする回路基
    板。
JP04088399A 1999-02-19 1999-02-19 回路基板 Expired - Lifetime JP4336407B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP04088399A JP4336407B2 (ja) 1999-02-19 1999-02-19 回路基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04088399A JP4336407B2 (ja) 1999-02-19 1999-02-19 回路基板

Publications (2)

Publication Number Publication Date
JP2000243871A true JP2000243871A (ja) 2000-09-08
JP4336407B2 JP4336407B2 (ja) 2009-09-30

Family

ID=12592924

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04088399A Expired - Lifetime JP4336407B2 (ja) 1999-02-19 1999-02-19 回路基板

Country Status (1)

Country Link
JP (1) JP4336407B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3427352B2 (ja) 1999-08-24 2003-07-14 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ用回路基板
KR100400672B1 (ko) * 1999-08-24 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체패키지용 회로기판
JP2011060892A (ja) * 2009-09-08 2011-03-24 Renesas Electronics Corp 電子装置、電子装置の製造方法
JP2014220304A (ja) * 2013-05-06 2014-11-20 株式会社デンソー 多層基板およびこれを用いた電子装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61198656A (ja) * 1985-02-27 1986-09-03 Nec Corp 半導体装置
JPH01165495A (ja) * 1987-12-22 1989-06-29 Dainippon Printing Co Ltd Ｉｃカードおよびｉｃカード用ｉｃモジュール
JPH04116995A (ja) * 1990-09-07 1992-04-17 Matsushita Electric Ind Co Ltd 部品実装基板およびそのシールド方法
JPH05183070A (ja) * 1992-05-21 1993-07-23 Ibiden Co Ltd 半導体チップ搭載用プリント配線板
JPH0781284A (ja) * 1993-09-14 1995-03-28 Casio Comput Co Ltd 情報媒体の製造方法
JPH07111299A (ja) * 1993-10-14 1995-04-25 Fuji Xerox Co Ltd 混成集積回路
JPH0955579A (ja) * 1995-08-11 1997-02-25 Denso Corp プリント基板上へのベアチップ実装構造
JPH10270605A (ja) * 1997-03-25 1998-10-09 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JPH11260954A (ja) * 1998-01-09 1999-09-24 Citizen Watch Co Ltd 半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61198656A (ja) * 1985-02-27 1986-09-03 Nec Corp 半導体装置
JPH01165495A (ja) * 1987-12-22 1989-06-29 Dainippon Printing Co Ltd Ｉｃカードおよびｉｃカード用ｉｃモジュール
JPH04116995A (ja) * 1990-09-07 1992-04-17 Matsushita Electric Ind Co Ltd 部品実装基板およびそのシールド方法
JPH05183070A (ja) * 1992-05-21 1993-07-23 Ibiden Co Ltd 半導体チップ搭載用プリント配線板
JPH0781284A (ja) * 1993-09-14 1995-03-28 Casio Comput Co Ltd 情報媒体の製造方法
JPH07111299A (ja) * 1993-10-14 1995-04-25 Fuji Xerox Co Ltd 混成集積回路
JPH0955579A (ja) * 1995-08-11 1997-02-25 Denso Corp プリント基板上へのベアチップ実装構造
JPH10270605A (ja) * 1997-03-25 1998-10-09 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JPH11260954A (ja) * 1998-01-09 1999-09-24 Citizen Watch Co Ltd 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3427352B2 (ja) 1999-08-24 2003-07-14 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ用回路基板
KR100400672B1 (ko) * 1999-08-24 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체패키지용 회로기판
JP2011060892A (ja) * 2009-09-08 2011-03-24 Renesas Electronics Corp 電子装置、電子装置の製造方法
JP2014220304A (ja) * 2013-05-06 2014-11-20 株式会社デンソー 多層基板およびこれを用いた電子装置

Also Published As

Publication number Publication date
JP4336407B2 (ja) 2009-09-30

Similar Documents

Publication Publication Date Title
US5677575A (en) Semiconductor package having semiconductor chip mounted on board in face-down relation
JP3163419B2 (ja) 電子部品の製造方法
JP3155741B2 (ja) Ｃｓｐのｂｇａ構造を備えた半導体パッケージ
US7602053B2 (en) Leadframe of a leadless flip-chip package and method for manufacturing the same
US6130477A (en) Thin enhanced TAB BGA package having improved heat dissipation
KR100297451B1 (ko) 반도체 패키지 및 그의 제조 방법
US7061124B2 (en) Solder masks including dams for at least partially surrounding terminals of a carrier substrate and recessed areas positioned adjacent to the dams, and carrier substrates including such solder masks
JPH08172143A (ja) プリント配線板とこれを用いた電子装置
KR100449307B1 (ko) 반도체 장치 및 그 제조 방법
US5796586A (en) Substrate board having an anti-adhesive solder mask
KR19990083251A (ko) 얇은리세스부및두꺼운평면부를갖는반도체칩용패키지및그의제조방법
KR100608610B1 (ko) 인쇄회로기판과, 그의 제조 방법 및 그를 이용한 반도체패키지
JP3939847B2 (ja) 半導体装置の製造方法
US7432601B2 (en) Semiconductor package and fabrication process thereof
KR20000053570A (ko) 비.지.에이.용 테이프 캐리어 및 그것을 이용한 반도체장치
JP4336407B2 (ja) 回路基板
JP2936540B2 (ja) 回路基板及びその製造方法とこれを用いた半導体パッケージの製造方法
JP3699271B2 (ja) 半導体パッケージ及びその製造方法
KR100537835B1 (ko) 반도체 패키지 제조방법
KR20060017294A (ko) 소형화된 반도체 집적회로 패키지 및 이에 사용되는인쇄회로기판
JPS63244631A (ja) 混成集積回路装置の製造方法
US20250336877A1 (en) Semiconductor device
KR19990002341A (ko) 이형칩부품 혼재실장용 인쇄회로기판 및 그 제조방법
KR20010019260A (ko) 접착제 범람 방지 댐이 형성된 인쇄회로기판 및 그를 이용한 파인 피치 볼 그리드 어레이 패키지
JP2583242Y2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070612

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070619

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080708

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080901

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090609

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090629

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120703

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120703

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130703

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140703

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term