JPH02148912A - 半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体回路に関する。より詳細には、本発明は
、電界効果トランジスタにより論理ゲートを構成する集
積回路の新規な構成に関する。

従来の技術 第２図は、所謂り型フリップフロップ回路の構成を示す
回路図である。

この回路は、図中に点線で囲って示すように、概念上は
それぞれがＯＲゲートとＮ　Ａ　Ｎ　Ｄゲートとの組合
せ回路である４つの主要な構成要素ａ〜ｄと２つのイン
バータＸＳＹとから構成されている。

この第２図に示したＤ型フリップフロップ回路はクリア
端子ＣＬＲを備えており、このクリア端子ＣＬＲは上記
の構成要素ａおよびＣにそれぞれ接続されている。従っ
て、構成要素ａおよびＣは、クリア入力の分だけ他の構
成要素す、ｄよりも入力端子が多い。

発明が解決しようとする課題 ところで、一般に、電源に対して複数の電界効果トラン
ジスタを縦列接続して構成したＡＮＤ系のゲート　（Ｎ
　Ａ　Ｎ　ＤＳＡ　Ｎ　Ｄ、　Ｎ　ＯＲなどを含む）で
は、各入力から出力に至る伝搬遅延時間が入力毎に異な
っており、これが各入力ＡＮＤ型ゲートの利用において
障害となる場合がある。特に、論理振幅が小さく高速動
作の要求されるようなＩＣに関しては、ＡＮＤゲートは
実質的に２入力までしか利用できない場合もあり、この
ために所期の回路を構成するとゲート数が増加して動作
速度の低下を招く。

第２図に示した前述のＤ型フリップフロップ回路につい
て具体的に説明すると、クリア端子ＣＬＲに接続された
構成要素ａがまさしくそれである。

即ち、クリア信号入力を備えた構成要素ａをＦＥＴの３
段縦列接続で構成できない場合は、構成要素ａをＯＲゲ
ートとＮＡＮＤゲートとの２ゲートで構成しなければな
らず、これによりＤ→ＱＳＣＬＫ−Ｑの通過ゲート段数
が増加するので必然的にフリップフロップの動作速度の
低下をきたす。

このように、従来の回路では、入力端子毎の遅延の相違
によるひとつのゲートの入力数の制限に対してゲート数
を増加することで対処していたので、結局回路の動作速
度の低下が避けられなかつた。

そこで、本発明の目的は、上記従来技術の問題点を解決
し、ゲート数を増加させることなく入力端子を追加する
ことを可能とした新規な半導体回路の構成を提供するこ
とにある。

課題を解決するための手段 即ち、本発明に従うと、ゲートが各々独自の入力に並列
に接続された少なくとも３つの電界効果トランジスタを
、高電位電源と低電位電源との間に所定の方向の電流路
を形成するように縦列接続した構成を含む半導体回路に
おいて、前記電界効果トランジスタの内のゲートに制御
信号が入力される電界効果トランジスタのゲート幅が、
他の電界効果トランジスタのゲート幅よりも大きいこと
を特徴とする半導体回路が提供される。

作用 本発明に係る半導体回路は、その制御信号が接続される
トランジスタのゲート幅を、他のトランジスタのゲート
幅よりも十分に大きくしたことに主要な特徴がある。

ここで、制御信号とは、前述のフリップフロップ回路に
おけるクリア信号のように直接信号処理に関与しない信
号を意味する。この通常動作時は信号値が変化しないよ
うな制御信号が入力されているＡＮＤ型ゲートにおいて
は、制御信号がそのゲートの動作をイネーブル状態にし
たりディスエーブル状態にしたりする。そこで、本発明
に係る半導体回路では、イネーブル状態でのゲートの動
作速度を、制御信号が接続されていない回路におけるゲ
ートと実質的に同じ状態とすることによって制御信号用
の端子の追加を実現している。

前述のように、本発明に係る半導体回路では、制御信号
を接続されたトランジスタのゲート幅を他のトランジス
タよりも大きく設定している。従って、このトランジス
タがオンの状態では、それに接続された他のトランジス
タの動作に関わらず、このトランジスタ両端間の電位差
が殆ど生じない。

従って、この回路では、イネーブル状態では、制御信号
の接続されたトランジスタにより動作速度が低下するこ
とがない。

以下に図面を参照して本発明をより具体的に詳述するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。

実施例 第１図は、本発明に係る半導体回路の構成例であり、既
に説明した第２図に示す回路の構成要素ａに対応したも
のである。

この回路は、入力１１〜Ｉ４に対応した４つのＦＥ　Ｔ
ｔｒ、　〜ｔｒ＊と、ＦＥＴｔｒ、、ｔｒ６と、レベル
シフトダイオードＤと、負荷抵抗として機能するＦＥＴ
ｔｒ、とから構成された０Ｒ−ＮＡＮＤゲートである。

入力１　＋　〜Ｉ　４はそれぞれＦ　Ｅ　Ｔｔｒ、　〜
ｔｒ４の各ゲートに接続されている。ここで、ＦＥＴｔ
ｒ、　とＦＥ　Ｔｔｒ２　とは、ソースおよびドレイン
がそれぞれ共通接続され、従って、入力１１と１２とは
ＯＲ型回路を構成している。また、入力、はＦＥＴｔｒ
４のゲートに接続されており、Ｆ　Ｅ　Ｔｔｒ、のソー
スはＦＥＴｔｒ、およびｔｒ２のドレインに、ＦＥＴｔ
ｒ、ｃ７）ドレインはＦ　Ｅ　Ｔｔｒ、のソースにそれ
ぞれ接続されている。従って、人カニ、およびＩ、と入
力Ｉ。

とはＡＮＤ型回路を形成している。更に、入力りをゲー
トに接続されたＦＥＴｔｒ３も、入力Ｉ４およびＦ　Ｅ
　Ｔｔｒ、と同様にＡＮＤ型回路の入力を形成するが、
入力Ｉ、は、後述するように制御用入力端子となる。Ｆ
　Ｅ　Ｔｔｒ、は、ゲートとソースとを短絡され、ドレ
インを電源Ｖｏｏに接続された負荷ＦＥＴである。以上
のように、入力Ｉ、〜Ｉ、とＦＥＴ、〜ｔｒｓとによっ
て構成された回路は、ＦＥＴｔｒ４とＦ　Ｅ　Ｔｔｒｓ
との接続点を出力としたスイッチ段を形成している。

一方、出力段は、上述のスイッチ段の出力をゲートに入
力され、ドレインを電源ＶＯＯに接続されたＦ　Ｅ　Ｔ
ｔｒ６と、このＦ　Ｅ　ＴｔｒＩｌのソースにカソード
を接続されたレベルシフトダイオードＤと、ドレインを
このダイオードＤに接続され、ゲートとソースとを短絡
されると共に、ソースを低電圧電源ＶＣ８に接続された
負荷Ｆ　Ｅ　Ｔｔｒ７とから構成されており、ダイオー
ドＤとＦＥＴｔｒ、との接続点を出力としている。

尚、この回路では、図中にも記載したように、Ｆ　Ｅ　
Ｔｔｒ３のゲート幅は、他の入力ＦＥＴｔｒ、、ｔｒ。

およびｔｒａの３倍のゲート幅（３Ｗ）を有するものと
なっている。従って、入力■３は入力ゲート容量が太き
（、通常の入力端子としては使い難いが、通常動作時は
信号値が変化しないクリア信号のような制御信号ではこ
れは問題にならない。−方、ＦＥＴｔｒ、、のゲート幅
が十分に大きいので、ＦＥＴｔｒ、が＋　Ｈｎ、即ちこ
の回路がイネーブル状態にある場合は、ＦＥＴｔｒ、お
よびｔｒ２の状態の如何に関わらずに第１図中の節点Ｇ
の電位は接地電位に略等しい。

このようなルベルシフ）ＢＦＬ回路では、従来技術によ
れば縦列接続は２段が限界であった。

しかしながら、上述のように、本発明によれば、３段の
縦列接続にもかかわらず２段の回路と事実上変わらない
動作速度が実現される。即ち、本回路採用によりフリッ
プフロップはクリア端子がないフリップフロップと同程
度の速度で動作する。

尚、本実施例は、クリア信号入力について説明したが、
本発明の構成が、通常の動作時には信号値が変化しない
ような制御信号が入力されるＡＮＤ系のゲートに広範に
適用できることはいうまでもない。

発明の効果 以上詳述の如く、本発明に係る半導体回路は、その動作
速度を低下させることなく多段の縦列接続を実現してお
り、従って、ゲート数を増加することなく入力数を増や
すことを可能としている。

【図面の簡単な説明】

第１図は、本発明に係る半導体回路の構成例を示す回路
図であり、 第２図は、本発明の半導体回路を有利に適用可能なフリ
ップフロップ回路の構成を示す図である。 〔主な参照符合〕 ａＳｂ・・・０Ｒ−ＮＡＮＤ型複合ゲート、ｃ、ｄ・・
・ＡＮＤ−ＮＯＲ型複合ゲート、Ｘ、Ｙ・・・インバー
タ、 ｔｒ、　〜ｔｒ、＝Ｆ　　Ｅ　　Ｔ

Claims (1)

1. 【特許請求の範囲】 ゲートが各々独自の入力に並列に接続された少なくとも
   ３つの電界効果トランジスタを、高電位電源と低電位電
   源との間に所定の方向の電流路を形成するように縦列接
   続した構成を含む半導体回路において、 前記電界効果トランジスタの内のゲートに制御信号が入
   力される電界効果トランジスタのゲート幅が、他の電界
   効果トランジスタのゲート幅よりも大きいことを特徴と
   する半導体回路。