JPS5820148B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5820148B2 JPS5820148B2 JP51119080A JP11908076A JPS5820148B2 JP S5820148 B2 JPS5820148 B2 JP S5820148B2 JP 51119080 A JP51119080 A JP 51119080A JP 11908076 A JP11908076 A JP 11908076A JP S5820148 B2 JPS5820148 B2 JP S5820148B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- charge
- electrode
- transistor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置のセンスアンプに基準電圧を
供給する半導体装置に関する。
供給する半導体装置に関する。
ＣＣＤＲＡＭ（電荷転送装置の形式のランダムアクセス
メモリ）またはＩＴｒ／Ｃｅ＃ （空乏層からなる電
荷蓄積部とゲート用トランジスタで構成されるメモリ素
子）メモリの開発には高感度センスアンプの開発が不可
欠であるが、現在これらのセンスアンプとしては差動型
のセンスアンプとフリップフロップ型のセンスアンプと
がある。
メモリ）またはＩＴｒ／Ｃｅ＃ （空乏層からなる電
荷蓄積部とゲート用トランジスタで構成されるメモリ素
子）メモリの開発には高感度センスアンプの開発が不可
欠であるが、現在これらのセンスアンプとしては差動型
のセンスアンプとフリップフロップ型のセンスアンプと
がある。
後者の方式では電荷の有無を区別するため、基準電荷を
発生させてこれをフリップフロップに入力する必要があ
り、本発明はこの基準電荷発生装置を提案するものであ
る。
発生させてこれをフリップフロップに入力する必要があ
り、本発明はこの基準電荷発生装置を提案するものであ
る。
本発明の半導体装置は一伝導型の半導体基板上に、絶縁
膜を介して電荷蓄積用電極をまたその両側にゲート電極
を絶縁膜を介して形成し、さらにその両側の該半導体基
板にソース、ドレイン領域となる反対導電型の高不純物
濃度の拡散層を配設したことを特徴とするが、次に図面
を参照しながらこれを詳細に説明する。
膜を介して電荷蓄積用電極をまたその両側にゲート電極
を絶縁膜を介して形成し、さらにその両側の該半導体基
板にソース、ドレイン領域となる反対導電型の高不純物
濃度の拡散層を配設したことを特徴とするが、次に図面
を参照しながらこれを詳細に説明する。
第１図はＣＣＤＲＡＭの１素子を示し、１は半導体基板
、２，３はフィールド酸化膜、４は電荷蓄積用の電極、
５はゲート電極、６は絶縁膜、７は拡散層でビット線を
構成し、８，９はチャネルストップ拡散層を示す。
、２，３はフィールド酸化膜、４は電荷蓄積用の電極、
５はゲート電極、６は絶縁膜、７は拡散層でビット線を
構成し、８，９はチャネルストップ拡散層を示す。
このメモリ素子で書込みは電極４に空乏層を作る電圧を
与え、拡散層７には書込むべきデータの１，０に応じて
Ｖ、０の電圧を与え、かつ電極５に電圧を与えてゲート
を開くと、電極４の下部の半導体基板に形成される空乏
層に、拡散層７から電荷が流入しく１のとき）または流
入しない（０のとき）。
与え、拡散層７には書込むべきデータの１，０に応じて
Ｖ、０の電圧を与え、かつ電極５に電圧を与えてゲート
を開くと、電極４の下部の半導体基板に形成される空乏
層に、拡散層７から電荷が流入しく１のとき）または流
入しない（０のとき）。
これにより書込みが行なわれ、また読取る場合は拡散層
７をフローティング状態にしてセンスアンプに接続し、
ゲート電極５を開け、そして電極４の電圧を空乏層を減
少もしくは作らない電圧に変化させると、電極４０下部
空乏層の電荷は（１が書込まれていたとき）拡散層７へ
入り、その電位を下げる。
７をフローティング状態にしてセンスアンプに接続し、
ゲート電極５を開け、そして電極４の電圧を空乏層を減
少もしくは作らない電圧に変化させると、電極４０下部
空乏層の電荷は（１が書込まれていたとき）拡散層７へ
入り、その電位を下げる。
これをセンスアンプで検知し、１の読取り出力を生じる
。
。
これに対して電極４の下部に電荷がなければ拡散層の電
位は不変であり、これはＯの読取出力を与える。
位は不変であり、これはＯの読取出力を与える。
しかしながらかかるメモリ素子においては、拡散層７の
体積が相当に太きく、シかも電極４の下部基板の空乏層
に蓄積される電荷量は相当に小さい。
体積が相当に太きく、シかも電極４の下部基板の空乏層
に蓄積される電荷量は相当に小さい。
そこで空乏層の電荷が拡散層に入ってもその電位変化は
極めて僅かであり、センスアンプはこの微小な電位変化
を鋭敏に検知しなければならない。
極めて僅かであり、センスアンプはこの微小な電位変化
を鋭敏に検知しなければならない。
フリップフロップ型のかかるセンスアンプＳＡの例を第
２図に示す諷この図でＱｔ 、Ｑ２がフリップフロップ
の２つのスイッチングトランジスタ、Ｑ３． Ｑ４は負
荷抵抗となるトランジスタ、Ｑ。
２図に示す諷この図でＱｔ 、Ｑ２がフリップフロップ
の２つのスイッチングトランジスタ、Ｑ３． Ｑ４は負
荷抵抗となるトランジスタ、Ｑ。
は７Ａ、７Ｂの電位をトランジスタＱ１．Ｑ２ のｖｔ
ｈ以上に保持するために設けたトランジスタＱ６ はリ
セット用のトランジスタである。
ｈ以上に保持するために設けたトランジスタＱ６ はリ
セット用のトランジスタである。
７Ａおよび７Ｂが前述の拡散層であり、トランジスタＱ
１のドレインとＱ２ のゲート、およびトランジスタＱ
２のドレインとＱｌ のゲートに接続される。
１のドレインとＱ２ のゲート、およびトランジスタＱ
２のドレインとＱｌ のゲートに接続される。
Ｍはメモリ素子であって、ＣＣＤＲＡＭ型の素子である
場合は前述の蓄積電極４およびゲート電極５などから構
成される。
場合は前述の蓄積電極４およびゲート電極５などから構
成される。
なおこれらのメモリ素子ＭおよびセンスアンプＳＡは共
通の半導体基板上に形成され、そして複数のワードの各
１ビット分を示しているのみで、実際にはかかるものが
多数配列される。
通の半導体基板上に形成され、そして複数のワードの各
１ビット分を示しているのみで、実際にはかかるものが
多数配列される。
読取りに当っては、最初トランジスタＱ６ をオンにし
て両拡散層７Ａ、７Ｂの電位を同じにしておき、次いで
このトランジスタＱ６ をオフにすると共にあるワード
のビットに対応するゲート５を開け、電極４の電位を０
にして電荷を当該拡散層例えば７Ａに流出させる（１が
書込まれているとき）。
て両拡散層７Ａ、７Ｂの電位を同じにしておき、次いで
このトランジスタＱ６ をオフにすると共にあるワード
のビットに対応するゲート５を開け、電極４の電位を０
にして電荷を当該拡散層例えば７Ａに流出させる（１が
書込まれているとき）。
これにより拡散層７Ａの電位が下がり（電荷が電子のと
き）、センスアンプのトランジスタＱ１ がオン、Ｑ２
がオフになり１の読取出力が得られる。
き）、センスアンプのトランジスタＱ１ がオン、Ｑ２
がオフになり１の読取出力が得られる。
しかしながら０が書込まれているときはゲート５を開け
ても拡散層７Ａへの電荷の流入はなく、従って、これで
はフリップフロップであるセンスアンプＳＡではＱｌ、
Ｑ２のどちらのトランジスタがオンになるかは不定とな
り、製作時の特性の相違によりどちらかがオンになりＯ
の読取り出力は極めて不安定なものになる。
ても拡散層７Ａへの電荷の流入はなく、従って、これで
はフリップフロップであるセンスアンプＳＡではＱｌ、
Ｑ２のどちらのトランジスタがオンになるかは不定とな
り、製作時の特性の相違によりどちらかがオンになりＯ
の読取り出力は極めて不安定なものになる。
これを避けるにはディファレンシャルセルラ用いるとよ
い。
い。
第２図の１０はこのディファレンシャルセルを示し、こ
れは両側の拡散層７Ａ、 ７Ｂに接続され、読取りに
際してはデータ１に対する蓄積電荷量以下の電荷（以下
０．５の電荷量というを反対側の拡散層へ供給する。
れは両側の拡散層７Ａ、 ７Ｂに接続され、読取りに
際してはデータ１に対する蓄積電荷量以下の電荷（以下
０．５の電荷量というを反対側の拡散層へ供給する。
このようにすれば例えば読取りに際して拡散層７Ａに接
続されたメモリ素子がデータ１に対応する蓄積電荷量を
該拡散層へ供給するとき、反対側の拡散層７Ｂに接続さ
れたディファレンシャルセル１０７＞ＫＯ，５の電荷量
を該拡散層へ供給し、この結果０．５の電荷量に対応す
る電位差だけ拡散層ＩＡ側が低電位、拡散層７Ｂ側が高
電位となり、トランジスタＱ０がオン、Ｑ２ がオフに
なる。
続されたメモリ素子がデータ１に対応する蓄積電荷量を
該拡散層へ供給するとき、反対側の拡散層７Ｂに接続さ
れたディファレンシャルセル１０７＞ＫＯ，５の電荷量
を該拡散層へ供給し、この結果０．５の電荷量に対応す
る電位差だけ拡散層ＩＡ側が低電位、拡散層７Ｂ側が高
電位となり、トランジスタＱ０がオン、Ｑ２ がオフに
なる。
また該メモリ素子がデータＯを書込まれていて読取りに
当って拡散層７Ａへは電荷を供給しない場合は、拡散層
７Ａの電位は不変であり、これに対して拡散層７Ｂはデ
ィファレンシャルセルから０．５の電荷量を供給されて
低電位となり、両拡散層には０．５の電荷量に対応する
電位差が生じてトランジスタＱ２がオン、トランジスタ
Ｑ１ がオフとなる。
当って拡散層７Ａへは電荷を供給しない場合は、拡散層
７Ａの電位は不変であり、これに対して拡散層７Ｂはデ
ィファレンシャルセルから０．５の電荷量を供給されて
低電位となり、両拡散層には０．５の電荷量に対応する
電位差が生じてトランジスタＱ２がオン、トランジスタ
Ｑ１ がオフとなる。
拡散層７Ｂ側のメモリ素子が読出されるときは、拡散層
ＴＡ側のディファレンシャルセルが０．５の電荷量を供
給し、同様な読取動作が行なわれる。
ＴＡ側のディファレンシャルセルが０．５の電荷量を供
給し、同様な読取動作が行なわれる。
こうして、ディファレンシャルセルの使用によりフリッ
プフロップＳＡを確実に作動することができ、データ１
，０の読取りを正確に行なうことができる。
プフロップＳＡを確実に作動することができ、データ１
，０の読取りを正確に行なうことができる。
本発明はこの０．５の電荷量即ち基準電荷を発生するデ
ィファレンシャルセルの構造を提案スル。
ィファレンシャルセルの構造を提案スル。
第３図は本発明の実施例を示す。
この図において１１はＰ型シリコン半導体基板、１２ａ
、１２ｂは該基板内部に形成されたＮ型拡散層、１３は
基板表面に被着された５ｉ０２膜等の絶縁膜、１４ａ。
、１２ｂは該基板内部に形成されたＮ型拡散層、１３は
基板表面に被着された５ｉ０２膜等の絶縁膜、１４ａ。
１４ｃおよび１４ｂは絶縁膜３中に埋め込まれたポリシ
リコンから成るゲート電極および電荷蓄積電極である。
リコンから成るゲート電極および電荷蓄積電極である。
拡散層１２ａは第２図の７リツプフロツプの点■、■の
いずれかに接続され、拡散層１２ｂはアースされる。
いずれかに接続され、拡散層１２ｂはアースされる。
第４図は第３図の各端子ａ、 ｂ、 ｃの電圧を示す
。
。
この第３図を参照しながら次に第２図の装置の動作を説
明する。
明する。
この装置では動作の前後ｔ１゜ｔ、で正電圧を端子ａ、
ｂに与えて電極１４ａ。
ｂに与えて電極１４ａ。
１４ｂの下部基板１１内に空乏層を発生させ、これらの
空乏層に電荷（電子）を溜める。
空乏層に電荷（電子）を溜める。
次に第４図の時点ｔ２ で示される如く、端子ａに印加
する電圧を０とし、端子Ｃに印加する電圧を正電圧にす
ると、電極１４ｃの下部基板１１内には空乏層が発生し
て電荷蓄積電極１４ｂ下部と拡散層１２ａを連通ずる。
する電圧を０とし、端子Ｃに印加する電圧を正電圧にす
ると、電極１４ｃの下部基板１１内には空乏層が発生し
て電荷蓄積電極１４ｂ下部と拡散層１２ａを連通ずる。
次いで時点ｔ３で電極１４ｂの電圧をＯとし、該電極下
部の電荷を拡散層１２ａへ移動させる。
部の電荷を拡散層１２ａへ移動させる。
この電荷の量は前記の如り０．５の電荷量であり、これ
は電極１４ｂの面積及び又は、該電極に印加する電圧に
より調節することができる。
は電極１４ｂの面積及び又は、該電極に印加する電圧に
より調節することができる。
この基準電荷発生装置は第１図と比較すれば明らかなよ
うにＣＣＤＲＡＭ素子と同一工程で作ることができ、メ
モリの製作に極めて有利である。
うにＣＣＤＲＡＭ素子と同一工程で作ることができ、メ
モリの製作に極めて有利である。
なお端子すの印加電圧は第３図に示す矩形状電圧に限る
ことはなく、直流電圧としてもよい。
ことはなく、直流電圧としてもよい。
以上詳細に説明したように本発明によれば、ＣＣＤＲＡ
ＭまたはＩ Ｔｒ ／Ｃｅ１ｌｌのようなＭＯ８型半導
体メモリのフリップフロップ型センスアンプに対する基
準電圧を所望通り確実に供給し、しかもメモリ素子と同
一工程で製作することができる半導体装置つまりディフ
ァレンシャルセルを提供することができる。
ＭまたはＩ Ｔｒ ／Ｃｅ１ｌｌのようなＭＯ８型半導
体メモリのフリップフロップ型センスアンプに対する基
準電圧を所望通り確実に供給し、しかもメモリ素子と同
一工程で製作することができる半導体装置つまりディフ
ァレンシャルセルを提供することができる。
第１図はＣＣＤＲＡＭ素子の構造を示す断面図、第２図
は第１図のメモリ素子を用いた記憶装置の一部分を示す
説明図、第３図は本発明の実施例を示す断面図、第４図
はその駆動電圧の波形を示す図である。 図面で１１は半導体基板、１４ｂは電荷蓄積電極、ｉ４
ａ、１４ｂはゲート電極、１２ａ、１２ｂは拡散層であ
る。
は第１図のメモリ素子を用いた記憶装置の一部分を示す
説明図、第３図は本発明の実施例を示す断面図、第４図
はその駆動電圧の波形を示す図である。 図面で１１は半導体基板、１４ｂは電荷蓄積電極、ｉ４
ａ、１４ｂはゲート電極、１２ａ、１２ｂは拡散層であ
る。
Claims (1)
- １−伝導型の半導体基板上に絶縁膜を介して電荷蓄積用
電極をまたその両側にゲート電極を絶縁膜を介して形成
し、さらにその両側の該半導体基板にソース、ドレイン
領域となる反対導電型の高不純物濃度の拡散層を配設し
たことを特徴とする半導体記憶装置のセンスアップに基
準電圧を供給する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51119080A JPS5820148B2 (ja) | 1976-10-04 | 1976-10-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51119080A JPS5820148B2 (ja) | 1976-10-04 | 1976-10-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5344182A JPS5344182A (en) | 1978-04-20 |
| JPS5820148B2 true JPS5820148B2 (ja) | 1983-04-21 |
Family
ID=14752372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51119080A Expired JPS5820148B2 (ja) | 1976-10-04 | 1976-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5820148B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6277757U (ja) * | 1985-10-31 | 1987-05-18 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188166A (ja) * | 1983-12-26 | 1984-10-25 | Toshiba Corp | 半導体記憶装置 |
-
1976
- 1976-10-04 JP JP51119080A patent/JPS5820148B2/ja not_active Expired
Non-Patent Citations (1)
| Title |
|---|
| ISSCC DIGEST OF TECHNICAL PAPERS=1976 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6277757U (ja) * | 1985-10-31 | 1987-05-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5344182A (en) | 1978-04-20 |
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