JPS58202614A - 信号レベル制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １」匹１」 この発明は電子装置の出力レベルを制御する改良された
回路、特にポテンショメータ等の様な回転形の又は可動
の接点装置の代りになる回路に関する。

電子技術の発展により、ペーシンング受信機の様な電子
装置はどんどん小さくなっている。実際、こういう装置
は非常に小さく且つ場所の利用効率がよいので、回転形
のポテンショメータの様な部品は収容することが出来な
い。たとえこういう部品が収容されても、それらが機械
的な装置又は接点装置であるという理由で、その信頼性
は希望する程、又は電子回路の他の部分程よくない。

免」匹１１ 簡単に云うと、この発明は２進計数回路を含む。

この計数回路は、付能された時、逐次的に初期値から高
い値まで、その後一層小さい値へ、そしてその後再び高
い値へと云う様に、付能されている限り計数を続ける。

この計数回路は、制御回路が作動された時、計数回路の
出力が常に前の値から一層高い値へ向って計数する様に
保証する制御回路によって制御される。この為、計数回
路の出力は、制御回路が作動される度に、一層高い値に
向って増加する。計数回路の出力を１個の信号に変換す
ると、この信号の大きさは、制御回路が作動された時、
常に一層大きな値に向って上昇する。

制御回路が作動されている限り、この後信号の大きさは
下降並びに上昇する。従って、この発明の回路の利用者
は、制御回路が作動されている時、増加する出力が出る
ことが判っている。この出力がラジオのボリウム又は成
る所望の電力装置を制御する場合、利用者は、出力が再
び増加する前に、減少するのを待つ必要はない。、この
発明の制御回路。、関連した装置、電力がん加された。

、応答して、計数回路のカウントを予定のカウントに設
定する手段をも含んでおり、こうして利用者に、信号レ
ベルが電力を印加した時常に同じ最初の点にある様に保
証する。

この発明の要旨は特許請求の範囲に具体的に且つ明確に
記載しであるが、この発明の構成、作用並びにその他の
利点は、以下図面について説明する所から叩解されよう
。

第１図はこの発明の制御回路のブロック図を示す。この
制御回路を利用する１例として、これをページング受信
機の様なラジオ受信機のボリウムを制御するのに使うと
仮定する。前に説明した様に、こういう電子装置は非常
に小型であり、利用し得る全ての場所が出来るだけ能率
的に利用されている。この様な場所の制限により、回転
形ポテンショメータの様な機械的な装置を使うことは殆
んど出来ない。更にこういう装置は、その動作が接触又
は機械的であ・るから、故障を起しがちである。従って
、こういうラジオでは、電子制御装置が非常に望ましい
ものとなる様に、機械的な装置１１− は出来るだけ避けるべきである。当業者であれば、他の
装置がこの様な電子制御装置を能率よく利用することが
出来、或いは必要とすることさえあることが理解されよ
う。　　　　〜 こういうラジオで、ボリウム・コントロール１０を利用
者によって作動するものと仮定する。通常、正の電圧（
これを論理１と仮定する）が作動及び解放回路１１に印
加され、この発明の制御回路を選ばれた状態に保つ。ボ
リウム・コントロール１０を作動すると、それが比較的
低い電圧又は大地（これを論理Ｏと仮定する）を作動及
び解放回路１１に供給する。この動作により、この発明
の制御回路が始動する。更に、ラジオを始めてオンに転
する時、端子１２に電力オン破算又はリセット信号を発
生することが好ましい。公知の様に、この信号が短い調
時された期間の間論理Ｏを発生した後、論理１を発生し
、この発明の制御回路を破算して、その後動作出来る様
に設定する。後で詳しく説明するが、この電力オン破算
又はリセット信号が、３段の２進計数器１３に予定のカ
ラン１２− トをセットする。

ボリウム・コントロール１０を作動するか押下げると、
作動及び解放回路１１が線１４にゲート信号を発生し、
これがクロック・ゲート及び条件づけ回路１５が線１６
を介して計数器１３に対し、計数器クロック信号を供給
することが出来る様にする。これによって、ボリウム・
コントロール１０を押し又は作動している限り、計数器
１３は前の値から一層高いレベルまで増数計数し、リセ
ットされ、再び高いレベルまで計数するということを続
ける。計数器１３が計数する時、出力が選択的に取出さ
れて増数及び減数カラン１−を発生する。

計数器１３は夫々１，２及び４の２進値を持つ３段を持
つと仮定している。従って計数器１３の出力はＯから７
へ、７からＯへという様に計数する。

（後で説明するが、計数器１３の内部の段はＯから７ま
で計数し、トグル動作によってＯに戻り、再びＯから７
まで計数する。）当業者であれば、計数器１３の段数が
これより多くても少なくともよいことが理解されよう。

３段からの選ばれた出力がディジタル・アナログ変換器
３０に印加される。変換器３０からの信号がボリウム制
御装置３１に印加される。制御装置３１は増幅器を含ん
でいて、その利得又は出力が変換器３０からの信号によ
って決定される様にすることが出来る。

ボリウム・コントロール１０を解放すると、回路１１に
対する入力が論理Ｏから論理１に切換わる。これによっ
て回路１１はその出力線１７にトリガ信号を発生し、こ
れがパルス順序発生器１８に印加される。パルス順序発
生器１８は３つの出力１．２及び３を持ち、これらが線
１７の信号に応答して、この順序で調時された逐次的な
パルスを発生する。発生器１８が、増数／減数制御回路
１９から線３２を介して付能されると、これらのパルス
が回路の他の部分に印加される。発生器１８が線３２を
介して不作動にされると、パルスは回路に印加されない
。付能状態では、この順序の１１：１．ｌ。

１番目のパルスが計数器１３に：□印加され、計数器１
３の各段を分離する、即ち引離す。計数器１３の各段が
分離されると、順序の中の２番目のパルスがトグル動作
をさけ、即ち計数器１３にある各段の状態を反対の論理
状態に反転し、計数器を再び接続する。この順序の３番
目のパルスが線３を介して増数／減数制御回路１９に印
加される。この信号は制御回路１９を増数の向きに設定
する。

回路１９が線３３を介して計数器１３に増数／減数信号
を供給する。３番目のパルスが供給されると、回路１９
１は計数器１３の出力を取出して、上向きカウントを発
生する。

然し、ボリウム・コントロール１０を解放した時、増数
／減数制御回路１９が計数器１３の出力を上向きに取出
すと、増数／減数制御回路１９が線３２に不作動信号を
発生し、これはパルス順序発生器１８が３個のパルスの
順序を発生するのを防止する。従って、計数器１３は線
３３により、前の状態にと望められ、従って出力は上向
きに計数している様に見える。

簡単に要約して云：［えば、ボリウム・コントロール１
０を作動することにより、計数器１３が計数し、計数器
が前の動作では下向きに計数していて１５− も、計数器の出力を増数の向きに取出す様にする。

前に計数器の出力が上向きであった場合、出力は引続い
て増加する様に見える。ボリウム・コントロール１０を
作動した時、計数器１３が最高レベルにない限り、出力
は引続き増加する。最高レベルにある場合、このレベル
を一時的に保ち、その後減数の向きに計数し始める。

１１彰Ｌ１ 第１図の制御回路の好ましい回路図が第２Ａ図及び第２
Ｂ図に示されている。第２Ａ図及び第２Ｂ図は、第２Ａ
図の右側に示した導線を第２Ｂ図の左側に示した対応す
る位置にある導線と接続して、−緒に考えるべきもので
あ。第２Ａ図及び第２Ｂ図で、第１図のブロック及び線
には対応する符号が付せられており、第２Ａ図及び第２
Ｂ図と第１図との関係が容易に判る様になっている。第
２Ａ図及び第２Ｂ図は集積注入論理（１２Ｌ）形式の好
ましい実施例を示しているが、他の形式の論理回路も使
うことが出来ることは、当業者であれば理解されよう。

この回路は、作動及び解放口１６− 路１１にあるマルチバイブレータ５５９の様な多数のＤ
形フリップフロップ又はマルチバイブレータを使ってい
る。このフリップフロップはＤ入力を持ち、クロック入
力ＧＫに負に向うクロック・パルスが印加されたことに
応答して、Ｑ及び口出力を決定する。負に向うクロック
の縁が印加された時に、Ｄ入力が論理１であれば、Ｑ出
力が論理１になり、ｄ出力が論理Ｏになる。これがセッ
ト状態である。逆に、負に向うクロックの縁が印加され
た時にＤ入力が論理Ｏであれば、Ｑ出ノ〕が論理Ｏにな
り、Ｑ出力が論理１になる。これがリセット状態である
。このフリップフロップは、セット入ノＩＳに論理１を
印加することによってセットすることも出来、或いはリ
セット人力Ｒに論理１を印加することによってリセット
することも出来る。この回路は、パルス順序発生器１８
にあるインバータ５５５の様なインバータを使う。更に
この回路はパルス順序発生器１８にあるインバータ５５
５の左側に示した２本の導線に付したドツトで示す様な
、結線形アンド接続をも使う。このゲ−トの全ての入力
が論理１でなければ、論理１を発生することは出来ない
。インバータにこの様なドツトが付いていれば、ナンド
・ゲートに相当する。

作動及び解放回路１１で、りＯツク・ゲート線１４がフ
リップ７０ツブ５５９の回出力から取出され、トリガ線
１７がフリップフロップ５５９の回出力から取出されて
いる。線１４がクロック・ゲート及び条件づけ回路１５
にあるインバータ５５０に接続されて、端子２５に印加
された計数器クロック・パルスをこの発明の回路に印加
することが出来る様にする。クロック・パルスが線１６
を介して計数器１３に印加されると共に、線２７を介し
て増数／減数制御回路１９に印加される。

制御クロック・パルスは、計数器クロック・パルスと異
なる周波数、好ましくはそれより高い周波数にすること
が出来るが、第２Ａ図の左側に示す４つの入力端子２６
に印加される。これらの制御クロック・パルスは、この
発明の回路の種々の点に制御の為に印加される。

パルス順序発生器１８では、フリップフロップ５５８の
回出力から１番目のパルスが取出され、フリップフロッ
プ５５７の回出力から２番目のパルスが取出され、フリ
ップフロップ１５６の回出力からインバータ５０５を通
した後、３番目のパルスが取出される。不作動く論理１
）及び付能（論理Ｏ）信号が、線３２を介して発生器１
８に供給される。

増数／減数制御回路１９では、不作動く論理１）及びイ
」能（論理Ｏ）信号と、増数（論理１）及び減数（論理
Ｏ）信号が、フリップフロップ５０６の回出力から取出
され、線３２．３３に印加される。フリップ７０ツブ５
０６は計数器フリップ７０ツブ４０３，４０４，４０５
の回出力とインバータ５０２とによって制御される。フ
リップフロップ５０６Ｃま線２７を介してインバータ５
０２によっても制御される。フリップフロップ５０６が
セットされた時、不］１恋動及び増数計数の制御作用が
行なわれる。フリップ７０ツブ５０６がリセットされた
時、付能及び減数Ｈ数の制御作用が行な　１９− ねれる。

閉数冊１３が、１，２及び４の２進値を表わすフリップ
フロップ４０３，４０４，４０５から成る３段を持って
いて、８のカウントを持つ。更に多くのレベルを希望す
る場合、追加の段を設けることが出来る。電源オン破算
信号により、フリップフロップ４０３．４０４がセット
され、フリップフロップ４０５がリセットされて、計数
器１３に３の初期カウントが入る。ひ出力がＤ入力に結
合されて、計数の門、フリップフロップを切換える。フ
リップ７０ツブ４０３の回出力がインバータ４．０６．
４０７を介してフリップフロップ４０４のクロック入力
ＯＫに結合される。フリップ７０ツブ４０４の回出力が
インバータ４０８，４０９を介してフリップフロップ４
０５のクロック入力ＧＫに結合される。この為、ルベル
のフリップフロップ４０３のクロック入力ＣＫにクロッ
ク信号が印加される限り、フリップフロップはＯから７
へ計数し、０に戻り、そしてまた同じことを繰返す。増
数計数の出力は回出力から取出され、２０− インバータ５０９，４１８．４１４によって反転される
。減数計数の出力は回出力から取出され、インバータ７
４０，４１９，４１６によって反転される。この発明で
は、取出される出力は、制御回路１つから線３３を介し
てインバータ５０７に印加される信号によって決まり、
これがインバータ７４．０，４１９．４１６を付能又は
不作動にして、ディジタル・アナログ変換器３０に対す
る減数計数信号を制御する。インバータ５０７の出力は
インバータ５０８にも結合される。このインバータがイ
ンバータ５０９，４１８．４１４に結合され、ディジタ
ル・アンログ変換器３０に対する増数計数信号を制御す
る。これから判る様に、増数計数信号を制御するインバ
ータが付能され−ば、減数計数信号を制御するインバー
タは不作動にされ、逆も真である。これらのインバータ
の出力がディジタル・アンログ変換器３０の様な任意の
適当な利用回路に供給される。この変換器は、計数器に
あるディジタル・カウントを適当なアナログ信号に変換
する。この信号は、所望の作用に応じて、電流又は電圧
の何れであってもよい。前に説明した様に、機能はラジ
オ受信機のボリウム・コントロールであると仮定した。

然し、当業者であれば、この信号を利用し得るいろいろ
な種類の回路があることが理解されよう。

パルス順序発生器１８が付能されると、１番目のパルス
が計数器のインバータ４０７．４０９の入力に印加され
て、計数器１３の３つの段を切離す。２番目のパルスが
７リツプフロツプ４０３゜４０４．４０５のクロック作
用をして、これらのフリップフロップ４０３，４０４．
４０５のトグル動作をする、即ちその論理状態を反転す
る。３番目のパルスがフリップフロップ５０６をセット
して、発生器１８を不作動にし、増数計数を取出す。

１皿臥Ｌ１ 第２Ａ図及び第２Ｂ図に示した回路の動作を、□（７）
ＩＩＩ！］工、ヤ６．３旨・、あ□う。よして説明する
。これらの波形は、後で説明する種々の時刻に、計数器
１３から取出した合計２進カウントを示す。ラジオ又は
その他の装置をオンに転すると、端子１２に電源オン破
算又はリセット信号が出る。この信号が調時された論理
Ｏを発生し、それに続く論理１が第２Ａ及び第２Ｂ図の
回路を所望の状態にする様に作用する。この論理Ｏがゲ
ート並びにインバータ５０３，５０４．’５５４．５５
２，１５５を論理１として通過して、パルス順序発生器
１８にあるフリップフロップ５５８．５５７．１５６を
セットする。この論ＷＯはゲート並びにインバータ５０
３，５０４．５０５をも論理１として通過して、増数／
減数制御回路１９にあるフリップフロップ５０６をセッ
トする。

この論理Ｏはインバータ５０３によって反転されて論理
１になり、それが計数器１３にあるフリップフロップ４
０３．４’０４をセットすると共に、フリップフロップ
４０５をリセットする。第３図の時刻Ｔｏに示す様に、
これで計数器の合計出力は３になる。当業誉゛であれば
、計数器１３にこの他の予定の初期カウントを設定して
もよいことは明らかであろう。３のカウントはこの発明
の回路−２３＝ の動作を開始するのに良い平均値であることが判った。

フリップ７０ツブ５０６がセットされると、増数計数が
要求される。これは、インバータ５゜７が線３３に出る
Ｑ出力の論理１を論理０に変え、それが減数インバータ
７４０，４１９．４１６を明市するからである。インバ
ータ５０８が論理１を増数インバータ５０９．４１’８
．４１４に供給して、これらの増数インバータが信号を
通過出来る様にする。セットされたフリップフロップ５
０６から線３２を介して来るＱ出力がインバータ４１７
から論理０を発生させ、それがパルス順序発生器１８を
不作動にする。時刻Ｔ１に、オペレータがボリウム・コ
ントロール１０を押して、回路１１にあるフリップフロ
ップ５５９のＤ入力に論理Ｏを発生したと仮定する。次
の負に向う制御クロック・パルスで、この為にＱ出力が
論理Ｏに切換ねり、それが線１４を介してクロック・ゲ
ート及び条件づけ回路１５に印加される。これがインバ
ータ５５０によって反転されて、線１６に計数器クロッ
ク・パルスを印加することが出来る様に２４− する。時刻下２に、計−数冊クロック・パルスが線１６
を介して印加され、フリップフロップ４０３をリセット
する。これによってノリツブフロップ４０４がリセット
され、それによって７リツプフロツプ４０５がセットさ
れるので、計数器は４の出力を発生する。

追加のクロック・パルスが、時刻Ｔ３に５のカウントが
発生するまで、計数器１３のカウントを増加する。この
時刻Ｔ３に、オペレータがボリウム・コントロール１０
を解放したと仮定する。これによって作動及び解放回路
１１が順序発生器１８にトリガ・パルスを供給するが、
発生器１８が不作動になっているから効果がない。オペ
レータが時刻Ｔ４にボリウム・コントロール１０を再び
作動すると、制御回路のフリップフロップ５０６がまだ
セットされているから、再び増数の向きの計数に戻る。

時刻Ｔ５に計数器のＱ出力によって７のカウントが発生
されるまで、ボリウム・コントロールが作動されたこと
に応答して、上向きの増数計数が続【プられる。Ｑ出力
は論理１であり、これがフリップフロップの負出力の論
理Ｏを反転して取出される。時刻Ｔ５に、フリップフロ
ップ４０３，４０４．４０５のＱ出力論理１であり、こ
の為、時刻Ｔ６の次の引数器クロック・パルスをフリッ
プフロップ５０６のクロック入力ＣＫに印加することが
出来る様にする。Ｄ入力にＧ出力から論理Ｏが供給され
ているので、これによってフリップフロップ５０６がリ
セットされる。フリップ７０ツブ５０６がリセットされ
ると、そのＱ出力が論理０になる。この論理Ｏがインバ
ータ４１７にＪ：って論理１に反転され、パルス順序発
生器１８を付能して、後で説明する機能を遂行する。こ
の論理０はインバータ５０７によっても論理１に反転さ
れて、減数インバータ７４０，４１９．４１６が信号を
通過することが出来る様にすると共に、２番目にインバ
ータ５０８によ、って反転されて、増数インバータ５０
９，４１１．８″、４１４を阻止する。

時刻Ｔ６の同じ計数器パルスが７リツプフリツプ４０３
．４０４．４０５を０にリセットするので、フリップフ
ロップのＱ出力は全部論理Ｏになる。

然し、この時計数器の出力が減数インバータ７４０．４
１９，４１６から取出されるので、依然として７の出力
が現われる。時刻Ｔ７に、カウント・パルスがフリップ
フロップに１番目のカウントを加える。これは反転後、
６の計数出力として現われる。時刻Ｔ８に、２番目のカ
ウントが加えられ、これが反転後に５の出力として現わ
れる。時間Ｔ８の侵、オペレータがボリウム・コントロ
ール１０を解放したと仮定している。

前に説明した様に、この発明の回路は、減数出力が前に
計数器１３から取出されていても、停止゛した侵、増数
の向きに出力カウントを発生する状態に戻る。オペレー
タが時刻Ｔ８の後にボリウム・コントロール１０を解放
すると、計数出力は５にとずまる。増数／減数制御回路
の７リツプフロツプ５０６は既にリセット状態によって
減数計数の状態にあるので、・、、１そのＱ出力は論理
Ｏである。

この論理Ｏがインバータ４１７によって論理１に反転さ
れ、パルス順序発生器１８を付能する。時２７− 刻Ｔ８の後、オペレータがボリウム・コン１−ロール１
０を解放すると、作動及び解放回路１１のフリップフロ
ップ５５９がセットされる。線１４が論理１を発生し、
これがインバータ５５０によって反転されて、計数器り
Ｏツク・パルスを阻止する。このセット作用により、線
１７にトリガ・パルスが発生され、それが付能された順
序発生器１８にあるノリツブフロップ５５８をリセット
する（そのＤ入力が論理Ｏにあるから）ことにより、線
１に１番目のパルスを発生する。この１番目のパルスが
インバータ５５１によって反転されて、インバータ４０
７，４０９を阻止し、計数器の各段を切離す。インバー
タ５５１はインバータ５０２で計数器クロック・パルス
を阻止する。１番目のパルスは制御クロックの次の正に
向う縁がインバータ５５５，５５４を通過して、フリッ
プ７０ツブ５５８を再びセットすることが出来る様にす
る。最後に、このパルスがフリップフロップ５５７をリ
セットして（そのＤ入力が論理Ｏにあるから）線２に２
番目のパルスを発生する。

２８− 線２の２番目のパルスがインバータ５００によって論理
Ｏに反転されて、計数器１３にあるフリップフロップ４
０３’、４０４，４０５の各々のクロック入力に対する
クロック信号を発生する。Ｑ出力が各々のフリップフロ
ップのＤ入力に帰還されているから、このクロック・パ
ルスがフリップフロップのトグル動作をする、即ちその
論理状態を反転する。従って、計数器が５のカウント（
減数計数している時のひ出力から取出した）にあると、
２番目のパルスが各々のフリップ７０ツブのトグル動作
を独立に行なう。この２番目のパルスはこの後の負に向
う制御クロックがインバータ７１０を通過してインバー
タ５５３．５５２からフリップ７０ツブ５５７を再びセ
ットすることが出来る様にする。

２番目のパルスは順序発生器１８にあるフリップフロッ
プ１５６をもリセットする。フリップ７０ツブ１５６の
Ｑ出力（論理Ｏ）が３番目のパルスになり、これがイン
バータ５０５によって論理１に反転されて、制御回路１
９にあるフリップフロツプ５０６をセットする。フリッ
プフロップ５０６がセットされると、取出される計数器
の出ノｊは心からＱに変化する。制御回路のフリップフ
ロップ５０６がセットされると、それが順序発生器１８
を不作動にし、計数器１３から増数信号が取出される様
にする。フリップ７０ツブ１５６の負出力（論理１）は
次の制御クロックがインバータ１５４．１５５を通過し
て、フリップフロップ１５６を再びセットすることが出
来る様にする。

時刻Ｔ９に、オペレータがボリウム・コントロール１０
を再び作動し、計数器にカラン１−が加えられる。７の
カウントに達するまで計数が続けられ、７のカウントに
達した時、この発明の回路が時刻Ｔ５．Ｔ６及びＴ７に
ついて上に述べた様に作動する。フリップフロップ５０
６がリセットされる。目数器のフリップ７０ツブがゼロ
にリセツ１〜され、計数が再開されるかぐ計数出力はフ
リップフロップのＱ出力から取出共れ、反転して減数計
数になる。

時刻ＴＩＯに、計数器はゼロのカウントに達しくＱ出力
から取出す）、フリップフ［ｌツブ５０６を時刻Ｔ１１
にセットして、Ｑ出力から増数計数出力を取出すことが
出来る様にする。このカウントが時刻Ｔ１２に発生され
、ボリウム・コントロールが作動されていてフリップ７
０ツブ５０６がセットされている限り続く。

上に述べた動作を次の表に要約しである。

３１− 出力論理状 時間順序と利用者の動作−使う８１数器の出力　　計数
の向き　　　線１　線２ＴＯ；電力オン破痺　　　　　
　　　　　Ｑ　　　　　　　増数　　　　　　１１Ｔ１
；コントロール１０の作動 Ｔ’２　　　　　　　　　　　　　　　　　　Ｑ　　　
　　　　　増数　　　　　　０ＯＴ３　　　　　　　　
　　　　　　　　　　Ｑ　　　　　　　　増数　　　　
　　１　０コントロール１０解放　　　　　　Ｑ　　　
　　　　増数　　　　　　１０Ｔ４；コントロール１０
作動　　　　　　Ｑ　　　　　　　増数　　　　　　０
１Ｔ５　　　　　　　　　　　　　　　　　　Ｑ　　　
　　　　　増数　　　　　　１１Ｔ６　　　　　　　　
　　　　　　　　　　Ｑ　　　　　　　　減数　　　　
　　１１Ｔ７　　　　　　　　　　　　　　　　　０　
　　　　　　　減数　　　　　　０１丁８　　　　　　
　　　　　　　　　　０　　　　　　　減数　　　　　
　１　０］ントロール１０解放　　　　　　Ｑ　　　　
　　　増数　　　　　　１０Ｔ９；コントロール１０作
動　　　　　　Ｑ　　　　　　　増数　　　　　　０１
Ｑ　　　　　　　増数　　　　　　１１０　　　　　　
　減数　　　　　　１１Φ　　　　　　　減数　　　　
　　０１σ　　　　　　　減数　　　　　　１００　　
　　　　　減数　　　　　　０００　　　　　　　減数
　　　　　　１１０　　　　　　　減数　　　　　　０
１０　　　　　　　減数　　　　　　１　０−［１０◇
　　　　　　　減数　　　　　　Ｏ０Ｔ１１　　　　　
　　　　　　　　　　　　Ｑ　　　　　　　　増数　　
　　　　Ｏ０Ｔ１２　　　　　　　　　　　　　　　　
　Ｑ　　　　　　　　増数　　　　　　１　０Ｑ　　　
　　　　増数　　　　　　０１９１− ３２− 態 １＝ｊ１４　　　　　カウント　　　　　　　回　　路
　　の　　動　　作０　　　　３　　　　　発生器１８
をイｑ能４ ５ ５ ６ ７ １　　　　７　　　　　発生器１８を付能、計数方向を
逆転６ ５ １　　　　５　　　　　計数器のフリップフロップの独
立のトグル動作６ ７ １　　　　７　　　　　発生器１８を付能、計数方向を
逆転１　　　　６ ５ ４ ３ ２ １ ０　　　　０ ０　　　　０　　　　　発生器１８を不作動、割数方向
を逆転１ ２ ３３− 結　　び 従って、固定形式であって、操作可能な１つのスイッチ
しか必要としない新規で改良されたレベル制御回路が提
供されたことが理解されよう。この回路はコントロール
に必要な場所を小さくすると共に、ポテンショメータの
様な典型的な回転形又は機械的な接点装置をなくしてい
る。この発明の１実施例しか説明しなかったが、当業者
であれば、いろいろな変更が出来ることが理解されよう
９例えば、パルス順序発生器は他の形式にすることが出
来、勿論、回路全体は仙の論理形式で実ｍ−することが
出来る。この回路は、それまで減数占１数後に解放した
後、又はそれまでの増数計数の後に解放した後、常に減
数カウントが発生される様に変更することが出来る。こ
の方向は、所定の用途に於ける利用者の必要による。同
様に、種々の形式のディジタル・アナログ変換器を使う
ことが出来る。最後に、この回路はあらゆる種類の電気
又は電子装置を制御する為に使うことが出来る。従って
、この発明を特定の実施例について説明したが、この発
明の範囲内で種々の変更が可能であることを承知された
い。

【図面の簡単な説明】

第１図はこの発明の制御回路のブロック図、第２図は第
２Ａ図と第２Ｂ図の関係を表わす図、第２Ａ図及び第２
Ｂ図は第１図の制御回路の好ましい実施例の回路図、第
３図は制御回路の動作を説明する波形図である。 主な符号の説明 １０：ボリウム・コント［］−ル １１：作動及び解放回路 １３：目数器 １４：ゲート信号線 １５：クロック・ゲート及び条件づり回路１７：トリガ
信号線 １８：パルス順序発生器 １９：増数／減数制御回路 ２５：クロツク入力

Claims (1)

1. 【特許請求の範囲】 １）動作状態及び解放状態を持つスイッチ手段と、該ス
   イッチ手段に結合されていて、前記スイッチ手段が作動
   されたことに応答して、該スイッチ手段が作動されてい
   る時間の量計数信号を発生すると共に、前記スイッチ手
   段が解放されたことに応答してトリガ信号を発生する入
   力手段と、前記計数信号に応答して交互に且つ反復的に
   一連の増数カウント及び一連の減数カウントを発生する
   様に構成された計数手段と、前記入力手段を前記計数手
   段に結合して、該計数手段が前記計数信号に応答して前
   記カウントを発生する様にすると共に、前記トリガ信号
   の後に計数信号が続くことに応答して、前記計数手段が
   同じ方向のカウントを発生する様にする制御手段と、前
   記計数手段に結合されていて出力を取出す手段とを有す
   る信号レベル制御回路。 ２、特許請求の範囲１）に記載した信号レベル制御回路
   に於て、前記計数手段に結合されていて、制御回路に電
   力が印加されたことに応答して、計数手段に初期カウン
   トを持たせる電源オン制御手段を有する信号レベル制御
   回路。 ３）特許請求の範囲１）又は２）に記載した信号レベル
   制御回路に於て、前記方向が最初は増数である信号レベ
   ル制御回路。 ４）特許請求の範囲１）又は２）に記載した信号レベル
   制御回路に於て、前記方向が最初は減数である信号レベ
   ル制御回路。 ５）増幅器等の様な電子装置の出力レベルを制御する回
   路に於て、通常解放されていて作動し得るスイッチ手段
   と、該スイッチ手段に結合されていて、該スイッチ手段
   が作動されたことに応答して、作動されている持続時間
   の間、第１の信号を発生すると共に、前記スイッチ手段
   が解放されたことに応答して第２の信号を発生する入力
   回路と、初期値から一方の向きに第１の選ばれた値まで
   計数し、反対の向きに第２の選ばれた値まで計数するこ
   とを逐次的に行ない、この順序を繰返す計数回路と、該
   計数回路を前記入力回路に結合して前記第２の信号に応
   答して、前記計数回路が前記一方の向ぎに前記第１の選
   ばれた値に向って計数する様にする制御手段と、前記計
   数回路を前記入力回路に結合して、前記第１の信号に応
   答して、該第１の信号の持続時間の間、前記計数回路が
   逐次的に計数する様にする別の制御手段と、前記計数回
   路に結合されていて、前記計数回路にあるカウントの関
   数として変化する出力信号を発生する出力手段とを有す
   る回路。 ６）特許請求の範囲５）に記載した回路に於て、前記計
   数回路に結合されていて、電子装置等に電力が印加され
   たことに応答して、計数回路に初期カウントを持たせる
   電源オン制御手段を有する回路。 ７）特許請求の範囲５）又は６）に記載した回路に於て
   、前記第１の選ばれに値が最大値であり、前記一方の向
   きが増数である回路。 ８）特許請求の範囲５〉又は６）に記載した回路に於て
   、前記第１の選ばれた値が最大値であり、前記一方の向
   きが減数である回路。 ９）増幅器等の様な電子装置の出力レベルを制御する回
   路に於て、解放状態及び作動状態を持つスイッチ手段と
   、該スイッチ手段に結合されていて、該スイッチ手段が
   解放されたことに応答して第１の信号を発生すると共に
   、前記スイッチ手段が作動されたことに応答して、その
   持続時間の間、第２の信号を発生ずる入力回路と、各々
   が反対の２進状態の第１及び第２の出力を持つ複数個の
   互いに結合された段で構成される２進計数回路と、該計
   数回路を前記入力回路に結合して、前記第２の信号に応
   答して前記計数回路を前記入力回路に結合して、該計数
   回数に予定の状態をとらせると共に、前記第１の信号の
   後に前記第２の信号が続（ことに応答して、前記第１の
   出力又は交代的に前記第２の出力を発生させる制御手段
   と、前記第１及び第２の出力に一合されていて、そこか
   ら信号を取出す手段とを有する回路。 １０）特許請求の範囲９）に記載した回路に於３− て、前記制御手段が、前記第１の出力から計数出力が供
   給される時は前記予定の状態を前記状態と同じにすると
   共に、前記第２の出力から計数出力が供給される時は、
   前記状態と反対にする回路。 １１）各々第１及び第２の２進状態を持っていて、各々
   対応する第１の出力及び対応する第２の出力を持つ複数
   個の２進段と、第１の出力を次に続く段の入力に結合す
   る手段と、該結合する手段を選択的に閉塞して、各段を
   反対の２進状態に切換える手段と、前記第１の出力又は
   前記第２の出力から選択的に出力を取出す手段とを有す
   る計数回路。 １２）作動状態及び解放状態を持つスイッチと、該スイ
   ッチに結合された第１の入力並びに付能／不作動人力を
   持っていて、該付能／不作動入りは当該パルス順序発生
   器が、前記スイッチが解放されたことに応答して一連の
   パルスを発生するかどうかを決定するパルス順序発生器
   と、各々反対の２進特性を持つ第１及び第２の出力を有
   する複数個の互いに結合された２進段を持つ計数器と、
   計４− 数冊の各々の第１及び第２の出力に夫々結合された第１
   １Ｊ及び第２組の取出しゲートと、前記損数冊の第１の
   出力、前記パルス順序発生器の付能５／不作動入力、及
   び前記取出しゲー１−に結合されていて、前記計数器の
   第１の出力の予定のカウントに応答して、前記パルス順
   序発生器を付能すると共に一方の組の取出しゲートを付
   能し且つ交代的に前記計数器の第１の出力の予定のカウ
   ントに応答して、前記パ・ルス順序発生器を不作動にす
   ると共に他方の組の取出、しゲートを付能する制御手段
   と、前記パルス順序発生器を前記計数器に結合して、パ
   ルス順序に応答して計数器のトグル動作を行なわせる手
   段とを信号レベル制御回路。 １３）増幅器等の様な電子装置の出力レベルを制御する
   回路に於て、前記出力レベルを制御すべき時間の間、カ
   ウント信号を発生すると共に、該カウント信号の終りに
   トリガ信号を発生する入力回路と各々反対の２進状態の
   第１及び第２の出力を持つ複数個の互いに結合された段
   で構成される２進計数回路と、該計数回路を前記入力回
   路に結合して、前記カウント信号に応答して、前記計数
   回路が計数する様にするゲート制御手段と、前記計数回
   路を前記入力回路に結合して、前記トリガ信号に応答し
   て、前記計数回路の段の結合を切離すと共に切離した段
   の２進状態を反転する反転制御手段と、前記計数回路を
   前記入力回路に結合して、前記トリガ信号に応答して、
   全ての前記第１の出力又は交代的に全ての前記第２の出
   力から計数出力を取出す出力制御手段とを有する回路。 １４）特許請求の範囲１３）に記載した回路に於て、前
   記反転制御手段が、計数器の第１の出力から計数出力を
   取出す場合にのみ、前記切離し及び反転作用を行なう回
   路。 １５）特許請求の範囲１３）又は１４）に記載した回路
   に於て、前記出力制御手段が、前に前記第１の出力から
   取出した後、又は前に第２の出力から取出した後、前記
   第１の出力から計数出力を・１・・：、・ 取出す回路。　　　　　　　　′１ １６）作動状態及び解放状態を持つスイッチと、該スイ
   ッチに結合されたトリガ入力を持つと共に第２の入力を
   持っていて、前記スイッチが解放されたことに応答して
   、前記第２の入力が当該パルス順序発生器を付能して一
   連のパルスを発生する様にするパルス順序発生器と、各
   々第１及び第２の出力持つ複数個の段を有する計数器と
   、該計数器の第１の出力をパルス順序発生器の第２の入
   力に結合して、前記計数器の第１の出力の予定のカウン
   トに応答して前記パルス順序発生器を付能する制御手段
   と、前記一連のパルスに応答して、該パルスを計数器に
   印加して計数器の１〜グル動作を行なわせる手段とを有
   する信号レベル制御回路。 １７）特許請求の範囲１６）に記載した信号レベル制御
   回路に於て、前記制御手段が、前記計数器の第１の出力
   の予定のカウントに応答して、取出す計数出力を切換え
   る信号レベル制御回路。 １８）特許請求の範囲１６）又は１７）に記載した信号
   レベル制御回路に於て、前記計数器が早・、・ｌ、’、
   ＩＩ、ｌ・ 期のパルスに応答してトグル動作をし、前記制御手段は
   後の１つのパルスに応答して、前記パルス順序発生器を
   不作動にする信号レベル制御回路。 ７− １９）作動状態及び解放状態を持つスイッチと、該スイ
   ッチに結合された第１の入力、並びに前記スイッチが解
   放されたことに応答して、当該パルス順序発生器が一連
   のパルスを発生するかどうかを決定する付能／不作動入
   力を持つパルス順序発生器と、各々反対の２進特性を持
   つ第１及び第２の出力を有する複数個の互いに結合され
   た２進段を持つ計数器と該計数器の第１及び第２の出力
   の各々に結合された第１及び第２の取出しゲートと、前
   記計数器の第１の出力をパルス順序発生器の付能／不作
   動入力に結合して該パルス順序発生器を付能し又は不作
   動にすると共に、前記計数器の第１の出力の予定のカウ
   ントに応答して、前記第１又は第２の取出しゲートの何
   れか一方を付能する制御手段と、一連のパルスに応答し
   て、該パルスを計数器に印加して該計数器のトグル動作
   を行なわせる手段とを有する信号レベル制御回路。 ２、特許請求の範囲１９）に記載した信号レベル制御回
   路に於て、前記制御手段が、前記第１の取出しゲートが
   付能された時に前記パルス順序８− 発生器を付能し、前記第２の取出しゲートが付能された
   時にパルス順序発生器を不作動にする信号レベル制御回
   路。