JPS6080322A - 三進カウンタ装置 - Google Patents
三進カウンタ装置Info
- Publication number
- JPS6080322A JPS6080322A JP58189081A JP18908183A JPS6080322A JP S6080322 A JPS6080322 A JP S6080322A JP 58189081 A JP58189081 A JP 58189081A JP 18908183 A JP18908183 A JP 18908183A JP S6080322 A JPS6080322 A JP S6080322A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- section
- delay
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電気洗濯機等の機器の行程制御に使用される二
進カウンタ装置に関するものである。
進カウンタ装置に関するものである。
従来例の構成とその問題点
従来、ｎ進カウンタ回路を構成するには、ｎ個のフリッ
プフロップが必要とされた。現在、フリップフロップの
ＩＣには、フリップフロップ２個が内蔵されているもの
しかなく、ｎが偶数の場合は、！１／２個のＩＣを使用
すれば、すべてのフリップフロップを使うととに力るが
、ｎが奇数の場合は、（ｎ＋１）７２個のＩＯｆ使用し
、フリップフロップ１個が余ることになり、コスト及び
実装上のスペースの点を考えると、コストは高くなると
ともに実装上のスペースが大きくなるという問題点があ
る。
プフロップが必要とされた。現在、フリップフロップの
ＩＣには、フリップフロップ２個が内蔵されているもの
しかなく、ｎが偶数の場合は、！１／２個のＩＣを使用
すれば、すべてのフリップフロップを使うととに力るが
、ｎが奇数の場合は、（ｎ＋１）７２個のＩＯｆ使用し
、フリップフロップ１個が余ることになり、コスト及び
実装上のスペースの点を考えると、コストは高くなると
ともに実装上のスペースが大きくなるという問題点があ
る。
発明の目的
本発明は、２個のフリップフロップで、二進カウンタ回
路を構成することで、実装上のスペースの縮少化、コス
トの低廉化が図るとともに出力の安定化を図るものであ
る。
路を構成することで、実装上のスペースの縮少化、コス
トの低廉化が図るとともに出力の安定化を図るものであ
る。
発明の構成
そして、上記目的を達成するために本発明は、クロック
発生部と、このクロック発生部により得られる第１のク
ロック信号全遅延させる第１の遅延部と、前記クロック
発生部により得られる第１のクロック信号をクロック入
力とする第１のフリップフロップと、前記第１の遅延部
によって得られる第２のクロック信号をクロック入力と
する第２のフリップフロップと、前記第１のフリップフ
ロップと第２のフリップフロップの出力レベルを判定す
る出力判定部と、前記出力判定部の出力信号を前記第１
の遅延部の遅延時間より長い時間遅延し、その遅延信号
を前記第２のフリップフロップに入力する第２の遅延部
と、前記第１．第２のフリップフロップの直流電源の立
上りを検出し、実施例１の説明 以下、本発明の実施例を添付図面全参照して説明する。
発生部と、このクロック発生部により得られる第１のク
ロック信号全遅延させる第１の遅延部と、前記クロック
発生部により得られる第１のクロック信号をクロック入
力とする第１のフリップフロップと、前記第１の遅延部
によって得られる第２のクロック信号をクロック入力と
する第２のフリップフロップと、前記第１のフリップフ
ロップと第２のフリップフロップの出力レベルを判定す
る出力判定部と、前記出力判定部の出力信号を前記第１
の遅延部の遅延時間より長い時間遅延し、その遅延信号
を前記第２のフリップフロップに入力する第２の遅延部
と、前記第１．第２のフリップフロップの直流電源の立
上りを検出し、実施例１の説明 以下、本発明の実施例を添付図面全参照して説明する。
第１図は基本的な構成を示し、１はクロック発生部、２
はクロック発生部１により得られる第１のクロック信号
を遅延させる第１の遅延部、３は前記クロック発生部１
により得られる第１のクロック信号全クロック入力とす
る第１のフリップフロップ、４は前記第１の遅延部２に
よって得られる第２のクロック信号をクロック入力とす
る第２のフリップフロップ、５は前記第１の７リツプフ
ロソブ３と第２のフリップフロップ４の出力レベルを判
定する出力判定部、６は前記出力判定部５の出力信号全
前記第１の遅延部２の遅延時間より長い時間遅延し、そ
の遅延化Ｊｉ４′ヲ前記第２のフリップフロップ４の入
力とする第２の遅延部、７は第１．第２のフリップフロ
ップ３，４の直流電源の立上り全検出し、その検出信号
全前記第１゜第２のフリップフロップ３，４の入力とす
る電源立上り検出部である。
はクロック発生部１により得られる第１のクロック信号
を遅延させる第１の遅延部、３は前記クロック発生部１
により得られる第１のクロック信号全クロック入力とす
る第１のフリップフロップ、４は前記第１の遅延部２に
よって得られる第２のクロック信号をクロック入力とす
る第２のフリップフロップ、５は前記第１の７リツプフ
ロソブ３と第２のフリップフロップ４の出力レベルを判
定する出力判定部、６は前記出力判定部５の出力信号全
前記第１の遅延部２の遅延時間より長い時間遅延し、そ
の遅延化Ｊｉ４′ヲ前記第２のフリップフロップ４の入
力とする第２の遅延部、７は第１．第２のフリップフロ
ップ３，４の直流電源の立上り全検出し、その検出信号
全前記第１゜第２のフリップフロップ３，４の入力とす
る電源立上り検出部である。
次に、第２図の電気回路図および第３図の各部波形全参
照して具体構成および作用を説明する。
照して具体構成および作用を説明する。
電源スイッチＳＷ１′ｆＣ投入すると、直流電源電圧■
および第２図中、Ａ点の電圧は第３図に示すように徐々
に上列していくつそして、直流電源電圧Ｖが安定した時
、抵抗Ｒ＋ 、 Ｒ２により分割された電圧力ツェナー
ダイオードＺＤ１の電、圧より高くなるようにし、コン
パレータＩＣ１の非反転入力端子に、抵抗Ｒ６とツェナ
ーダイオードＺＤ１により決定される電圧孕、また、反
転入力端子には抵抗Ｒ１，Ｒ２で決定される電圧全それ
ぞれ入力する。すると、第２図中、Ｂ点の電圧は第３図
に示すようにハイレベルからローレベルとなる。このＢ
点の電圧は第１．第２のフリップフロップ３゜４の七ノ
ド入力端子に入力される。寸たり十ノｌ一端子は、グラ
ンドに接続されている。よって、電源投入後、第１．第
２のフリップフロップ３，４のＱ出力は、ハイレベルの
状態に決定され、第２のフリップフロップ４のＤ入力は
、ローレベルに決定される。つまり、抵抗Ｒ１〜Ｒ４、
ツェナーダイオードｚＤ１、コンパレータエＣ１により
構成される電源立上り検出部７により、電源投入直後＋
７）第１．第２のフリップフロップ３，４の出力状態を
常に一定にできるっ クロック発生部１は、電解コンデンサＣ１、抵抗Ｒ５、
Ｒ６およびスイッチＳＷ２により構成される。スイッチ
５Ｗ２ｉ押すことにより第１のクロック信号が得られる
、この第１のクロック信号ヲ第１のフリップフロップ３
のクロック入力に入力する。
および第２図中、Ａ点の電圧は第３図に示すように徐々
に上列していくつそして、直流電源電圧Ｖが安定した時
、抵抗Ｒ＋ 、 Ｒ２により分割された電圧力ツェナー
ダイオードＺＤ１の電、圧より高くなるようにし、コン
パレータＩＣ１の非反転入力端子に、抵抗Ｒ６とツェナ
ーダイオードＺＤ１により決定される電圧孕、また、反
転入力端子には抵抗Ｒ１，Ｒ２で決定される電圧全それ
ぞれ入力する。すると、第２図中、Ｂ点の電圧は第３図
に示すようにハイレベルからローレベルとなる。このＢ
点の電圧は第１．第２のフリップフロップ３゜４の七ノ
ド入力端子に入力される。寸たり十ノｌ一端子は、グラ
ンドに接続されている。よって、電源投入後、第１．第
２のフリップフロップ３，４のＱ出力は、ハイレベルの
状態に決定され、第２のフリップフロップ４のＤ入力は
、ローレベルに決定される。つまり、抵抗Ｒ１〜Ｒ４、
ツェナーダイオードｚＤ１、コンパレータエＣ１により
構成される電源立上り検出部７により、電源投入直後＋
７）第１．第２のフリップフロップ３，４の出力状態を
常に一定にできるっ クロック発生部１は、電解コンデンサＣ１、抵抗Ｒ５、
Ｒ６およびスイッチＳＷ２により構成される。スイッチ
５Ｗ２ｉ押すことにより第１のクロック信号が得られる
、この第１のクロック信号ヲ第１のフリップフロップ３
のクロック入力に入力する。
第１のクロック信号のダウンエツジは、抵抗Ｒ６の値を
抵抗Ｒ５の値に対して十分小さくすることによって、急
しゐんな波形となり、アップエツジは、電解コンデンサ
Ｃ１により、な寸った波形となる。
抵抗Ｒ５の値に対して十分小さくすることによって、急
しゐんな波形となり、アップエツジは、電解コンデンサ
Ｃ１により、な寸った波形となる。
第３図中にＣＰｌの波形を示す。
次に、ナンドゲー）ＩＣ２の２つのナントゲートにより
構成された第１の遅延部２に、前記第１のクロック信号
を入力すると、その出力である第２のクロック信号は、
第３図中のＣＦ２に示すように、（ｔ５−１２）時間遅
れ、整形された波形となる。この第２のクロック信号全
糖２のフリップフロップのクロック信号に入力する。ま
た２つのフリップフロップ３，４の出力Ｑは、出力判定
部５であるナンドゲ−１・に入力される。そして出力判
定部５の出力は、抵抗Ｒ７、電解コンデンサＣ２により
構成される第２の遅延部６に入力され、第２の遅延部６
の出力は、第２のフリップフロップ４のＤ入力端子に入
力される。
構成された第１の遅延部２に、前記第１のクロック信号
を入力すると、その出力である第２のクロック信号は、
第３図中のＣＦ２に示すように、（ｔ５−１２）時間遅
れ、整形された波形となる。この第２のクロック信号全
糖２のフリップフロップのクロック信号に入力する。ま
た２つのフリップフロップ３，４の出力Ｑは、出力判定
部５であるナンドゲ−１・に入力される。そして出力判
定部５の出力は、抵抗Ｒ７、電解コンデンサＣ２により
構成される第２の遅延部６に入力され、第２の遅延部６
の出力は、第２のフリップフロップ４のＤ入力端子に入
力される。
」二記構成において、動作をより詳述する。
前記したように、電源投入後の第１．第２のフリップフ
ロップ３，４の出力状態は、常に１つの状態に決定され
る。つまり、第２図中、０点のＤｂはローレベル、Ｄ点
のＱ、ｂ１Ｅ点のＱａはローレベルとなる。
ロップ３，４の出力状態は、常に１つの状態に決定され
る。つまり、第２図中、０点のＤｂはローレベル、Ｄ点
のＱ、ｂ１Ｅ点のＱａはローレベルとなる。
次にスイッチ５Ｗ２ｉ１回押すと、第１のクロック信号
の立上り時ｔ２でＱｂのデータがＱａに出力され、Ｄｂ
はＱａとＱｂ孕ナンドしたローレベルのｔ−ｉである。
の立上り時ｔ２でＱｂのデータがＱａに出力され、Ｄｂ
はＱａとＱｂ孕ナンドしたローレベルのｔ−ｉである。
次に第２のクロック信号の立上り時ｔ５で、Ｄｂのデー
タがＱ、ｂに出力される、よって、ｔ３の１１ｖ、出力
状態はＱｂがハイレベル、 Ｑ、ａはローレベル、Ｄｂ
成ａとＱｂｋナンドした結果となり、抵抗Ｒ７および
電解コンデンサＣ２により決まる時定数でハイレベルと
なる。
タがＱ、ｂに出力される、よって、ｔ３の１１ｖ、出力
状態はＱｂがハイレベル、 Ｑ、ａはローレベル、Ｄｂ
成ａとＱｂｋナンドした結果となり、抵抗Ｒ７および
電解コンデンサＣ２により決まる時定数でハイレベルと
なる。
次にｔ４で５Ｗ２ｉ押す。第１のクロック信号の立上り
時ｔ５でＱｂのデータがＱａに出力され、Ｑａ 、 Ｑ
ｂはハイレベル、ＤｂはＱａとＱｂをナンドしたハイレ
ベルとなる。
時ｔ５でＱｂのデータがＱａに出力され、Ｑａ 、 Ｑ
ｂはハイレベル、ＤｂはＱａとＱｂをナンドしたハイレ
ベルとなる。
次に第２のクロック信号の立上り時ｔ６でＤｂのデータ
がＱｂに出力されろうよって、ｔ６の時の出力状ＱＵ、
Ｑｂはローレベル、Ｑ、１Ｌｉｄハイレベル、ＤｂはＱ
ａとＱｂｋナンドした結果となりハイレベルのままであ
る。
がＱｂに出力されろうよって、ｔ６の時の出力状ＱＵ、
Ｑｂはローレベル、Ｑ、１Ｌｉｄハイレベル、ＤｂはＱ
ａとＱｂｋナンドした結果となりハイレベルのままであ
る。
次にｔ７で５Ｗ２ｉ押す。第１のクロック信号の立上り
時ｔ８で、ＱｂのデータがＱ、ａに出力される。
時ｔ８で、ＱｂのデータがＱ、ａに出力される。
よって、Ｑａ 、 Ｑｂはローレベルとなる。ＤｂはＱ
ａ。
ａ。
Ｑｂ ’にナンドした結果、すなわち、ローレベルにな
ろうとするが、抵抗Ｒ７、電解コンデンサＣ２によって
構成される第２の遅延部６によって、すぐにローレベル
にはならないっ今、第２の遅延部６は第１の遅延部２よ
りも遅延度合が大きいので、Ｄｂがまたハイレベルの時
であるｔ、に、′第２のクロック信号が第２のフリップ
フロップ４に入力される。
ろうとするが、抵抗Ｒ７、電解コンデンサＣ２によって
構成される第２の遅延部６によって、すぐにローレベル
にはならないっ今、第２の遅延部６は第１の遅延部２よ
りも遅延度合が大きいので、Ｄｂがまたハイレベルの時
であるｔ、に、′第２のクロック信号が第２のフリップ
フロップ４に入力される。
よって、ＤｂのデータがＱｂに出力され、Ｑａ 、 Ｑ
ｂはローレベル、Ｄｂはローレベルとなり、 電源投入
直後の状態となる。以下、これヲ＜９返すことになる。
ｂはローレベル、Ｄｂはローレベルとなり、 電源投入
直後の状態となる。以下、これヲ＜９返すことになる。
以上のＱｂ 、 Ｑａ 、 Ｄｂの出力状１ルは、第４
図ａに示す通りとなる。第２の遅延部６の遅延度合は、
第１の遅延部２よりも大きい盛装がある。これを満たき
ない場合、第４図すのような出力状態となり、二進カウ
ンタとなってしまう。
図ａに示す通りとなる。第２の遅延部６の遅延度合は、
第１の遅延部２よりも大きい盛装がある。これを満たき
ない場合、第４図すのような出力状態となり、二進カウ
ンタとなってしまう。
発明の詳細
な説明したように本発明は、２ケのフリップフロップで
二進カウンター１路を構成でき、コスト上及び実装上の
スペースの点で利用価値が置く、−！た、ｌｎｌ路の電
源投入１頁後の状態が必ずある一定の状１ｇにセソ１−
されろという特徴奮有する。
二進カウンター１路を構成でき、コスト上及び実装上の
スペースの点で利用価値が置く、−！た、ｌｎｌ路の電
源投入１頁後の状態が必ずある一定の状１ｇにセソ１−
されろという特徴奮有する。
第１図は本発明の実施例における二進カウンタ回路の基
本構成を示す電気的ブロック図、第２図は同具体的電気
回路図、第３図は第２１各部の電気的波形を示す図、第
４図（ａ）は実施例における出力状態を示す図、第４図
（ｂ）は第２の遅延部ケもたない場合の出力状態を示す
図である。 １・・・・・・クロック発生部、２，６・・・・・第１
．第２の遅延部、３，４・・・・・・第１．第２のフリ
ップフロップ、６・・・・・・出力判定部、７・・・・
・・電源立上り検出部。 代理人の氏名 ガ理士 中 尾 敏 男 ほか１名第３
図 第４図
本構成を示す電気的ブロック図、第２図は同具体的電気
回路図、第３図は第２１各部の電気的波形を示す図、第
４図（ａ）は実施例における出力状態を示す図、第４図
（ｂ）は第２の遅延部ケもたない場合の出力状態を示す
図である。 １・・・・・・クロック発生部、２，６・・・・・第１
．第２の遅延部、３，４・・・・・・第１．第２のフリ
ップフロップ、６・・・・・・出力判定部、７・・・・
・・電源立上り検出部。 代理人の氏名 ガ理士 中 尾 敏 男 ほか１名第３
図 第４図
Claims (1)
- クロック発生部と、このクロック発生部により得られる
第１のクロック信号を遅延させる第１の遅延部と、前記
クロック発生部により得られる第１のクロック信号をク
ロック入力とする第１のフリップフロップと、前記第１
の遅延部によって得られる第２のクロック信号をクロッ
ク入力とする第２のフリップフロップと、前記第１のフ
リップフロｙ フト第２のフリップフロップの出力レベ
ルを判定する出力判定部と、前記出力判定部の出力信号
を前記第１の遅延部の遅延時間より長い時間遅延し、そ
の遅延信号を前記第２のフリップフロップに入力する第
２の遅延部と、前記第１．第２のフリップフロップの直
流電源の立上りを検出しその検出信号全前記第１．第２
のフリップフロノ” プに入力する電源立上り検出部と
を備えた二進カウンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58189081A JPS6080322A (ja) | 1983-10-07 | 1983-10-07 | 三進カウンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58189081A JPS6080322A (ja) | 1983-10-07 | 1983-10-07 | 三進カウンタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6080322A true JPS6080322A (ja) | 1985-05-08 |
Family
ID=16234989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58189081A Pending JPS6080322A (ja) | 1983-10-07 | 1983-10-07 | 三進カウンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080322A (ja) |
-
1983
- 1983-10-07 JP JP58189081A patent/JPS6080322A/ja active Pending
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