JPS58205313A - 電流ミラ−回路 - Google Patents
電流ミラ−回路Info
- Publication number
- JPS58205313A JPS58205313A JP57090125A JP9012582A JPS58205313A JP S58205313 A JPS58205313 A JP S58205313A JP 57090125 A JP57090125 A JP 57090125A JP 9012582 A JP9012582 A JP 9012582A JP S58205313 A JPS58205313 A JP S58205313A
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- JP
- Japan
- Prior art keywords
- transistor
- emitter
- voltage
- current mirror
- mirror circuit
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電流源の負荷の電圧が変動する場合に用いて
好適な電流ミラー回路に関するものである。
好適な電流ミラー回路に関するものである。
従来のこの４１１１１回路として一１図に示すものかめ
る。１−図において、Ｐｌは′繊−繊圧Ｖｃｃか印加さ
れる１子、Ｑ＋は上記端子Ｐ１に直列接続された第１の
トランジスタで、ベースとコレクタか９ｆｉ絡されて鴫
流諒工Ｓに砿続されている。Ｑｔは第１のトランジスｌ
Ｑｔとともに゛磁流ミラー用として構成された第２の
トランジスタであり、ベースおよび工之ツタか上記第１
のトランジスタＱ＋のベースおよびエミッタにそれぞれ
接続されている。 ＲＬは上記第２のトランジスタＱ、
のコレク省に直列接続された負荷、ｒ、は電流出力端子
である。
る。１−図において、Ｐｌは′繊−繊圧Ｖｃｃか印加さ
れる１子、Ｑ＋は上記端子Ｐ１に直列接続された第１の
トランジスタで、ベースとコレクタか９ｆｉ絡されて鴫
流諒工Ｓに砿続されている。Ｑｔは第１のトランジスｌ
Ｑｔとともに゛磁流ミラー用として構成された第２の
トランジスタであり、ベースおよび工之ツタか上記第１
のトランジスタＱ＋のベースおよびエミッタにそれぞれ
接続されている。 ＲＬは上記第２のトランジスタＱ、
のコレク省に直列接続された負荷、ｒ、は電流出力端子
である。
上記構成において、定嵐流源工Ｓの定―流工。とすると
、上記トランジス・りＱ＋、Ｑ鵞の電流ミラー幼果・つ
まり両トランジスタＱ１． Ｑｔの各エミッタｒｋＪ槓
比によって＠＠ＲＬに電流工１が供給される。たとえば
しかるに、上記構成において、第゛２のトランジスタも
のコレクタと負荷ＲＬとの振統点Ｐ、の磁位ｖ。
、上記トランジス・りＱ＋、Ｑ鵞の電流ミラー幼果・つ
まり両トランジスタＱ１． Ｑｔの各エミッタｒｋＪ槓
比によって＠＠ＲＬに電流工１が供給される。たとえば
しかるに、上記構成において、第゛２のトランジスタも
のコレクタと負荷ＲＬとの振統点Ｐ、の磁位ｖ。
が父動スる場合−該トランジスタＱ鵞のエミッタ・コレ
クタ電圧が変動することになるので、ベース＋ｍ変調作
用により、負＃ＲＬに供帖されるｉ！隠工ｌは第２図の
ように１：紀也位Ｖ。が高くなるに従い小さくなってし
まう。つまりエミッタ・コレクタｍ＝が小さくなるとと
もに、磁流ｋＩＩＪ幅率ｈ１凹か下がりコレクタ電流が
減るという欠点があった。
クタ電圧が変動することになるので、ベース＋ｍ変調作
用により、負＃ＲＬに供帖されるｉ！隠工ｌは第２図の
ように１：紀也位Ｖ。が高くなるに従い小さくなってし
まう。つまりエミッタ・コレクタｍ＝が小さくなるとと
もに、磁流ｋＩＩＪ幅率ｈ１凹か下がりコレクタ電流が
減るという欠点があった。
この発明は上記欠点を屏哨するためになされたもので、
電流ミラー用の１対のトランジスタのエミッタ・コレク
タｍ匝を、負荷の磁圧の変動によって変化しないように
帰還をかけることにより、負荷の電圧変動の影１１１１
＋をほとんど受けない電流ミラー回路を提供することを
目的としてしζる。
電流ミラー用の１対のトランジスタのエミッタ・コレク
タｍ匝を、負荷の磁圧の変動によって変化しないように
帰還をかけることにより、負荷の電圧変動の影１１１１
＋をほとんど受けない電流ミラー回路を提供することを
目的としてしζる。
以下、この発明の一夾施例を図圓にしたがって説明する
。
。
第６図はこの発明に係るｍａｔラー回路の一例を示し、
第１因と同一部所には同一符号τ付して説明を省略する
。
第１因と同一部所には同一符号τ付して説明を省略する
。
同図において、Ｑｌは第６のＰＮＰ）ランジスタであり
、この第６のトランジスタＱ、のベースヲ第２のトラン
ジスタＱ鵞のコレクタに１ｍし、ざらにこの弔３Ｊ１ラ
ンジスタＱ３のエミッタから互に直りＵ汝枕された握Ｉ
＆を固のダイオードＤ１〜Ｄｎを介して第４のトランジ
スタＱ４のベースに接続してあり、こり第４のトランジ
スタＱ４のエミッタは上記第１および第２のトランジス
タＱ＋−Ｑｔの各エミッタに汝杭されている。ＢＡは上
記第４のトランジスＩ Ｑ＜のベースと端子Ｐ１との闇
の介挿接続されたノ（イアス諒Ｃある。
、この第６のトランジスタＱ、のベースヲ第２のトラン
ジスタＱ鵞のコレクタに１ｍし、ざらにこの弔３Ｊ１ラ
ンジスタＱ３のエミッタから互に直りＵ汝枕された握Ｉ
＆を固のダイオードＤ１〜Ｄｎを介して第４のトランジ
スタＱ４のベースに接続してあり、こり第４のトランジ
スタＱ４のエミッタは上記第１および第２のトランジス
タＱ＋−Ｑｔの各エミッタに汝杭されている。ＢＡは上
記第４のトランジスＩ Ｑ＜のベースと端子Ｐ１との闇
の介挿接続されたノ（イアス諒Ｃある。
上記−成において、第１および第２のトランジスタＱ＋
、Ｑ＊による１流ミラー効果で負荷ＲＬに対スる４侃工
１を供給する１１１ｉＩ＆は目■述の通りである。
、Ｑ＊による１流ミラー効果で負荷ＲＬに対スる４侃工
１を供給する１１１ｉＩ＆は目■述の通りである。
いま、４３および第４のトランジスタＱｓ、Ｑ４の６ヘ
ー ス−ｓ ｔ ツタ間ｍｌ＋：ｔ−ｔ” ｔ’Ｌぞれ
ＶＢｍ、 、ＶＢｍ４とし、ダイオードＤ、〜Ｄｎの順
方向ｔＭ、圧ｋＶｒｒとすれば、第２のトランジスタＱ
、のエミッタ・コレクタ閣−田ＶＯＲ□Ｌ下式で示され
る。
ー ス−ｓ ｔ ツタ間ｍｌ＋：ｔ−ｔ” ｔ’Ｌぞれ
ＶＢｍ、 、ＶＢｍ４とし、ダイオードＤ、〜Ｄｎの順
方向ｔＭ、圧ｋＶｒｒとすれば、第２のトランジスタＱ
、のエミッタ・コレクタ閣−田ＶＯＲ□Ｌ下式で示され
る。
ｖｕｍｌ＝７ｎ４ ＋ ｎＶ’ｐ ＶＢｍ４
”’（１）上記式において％ ＶｇｙＨ，はｖｌ
の値に依仔しない開議か成立している。したかつて負荷
のＲＬの′電圧の貧励によるベース−変調の効果はなく
一４４図に示すように１１Ｌ流工富の変動を機力抑制さ
せることができる。なお、端子Ｐ！の一位ｖ１はｖａＯ
（ＶＢＥ１＋ｎｖＤ）とバイアス諒ＢＡの残り磁土で決
定されるものである。
”’（１）上記式において％ ＶｇｙＨ，はｖｌ
の値に依仔しない開議か成立している。したかつて負荷
のＲＬの′電圧の貧励によるベース−変調の効果はなく
一４４図に示すように１１Ｌ流工富の変動を機力抑制さ
せることができる。なお、端子Ｐ！の一位ｖ１はｖａＯ
（ＶＢＥ１＋ｎｖＤ）とバイアス諒ＢＡの残り磁土で決
定されるものである。
ところで、上記実−例では′−電流ミラー用第１および
第２のトランジスタＱ＋ −ＱｍとしてＰＩＩＦ）ラン
ジスタを用いたが％ ｎ ｐ ｎ ）ランジスタであっ
てもよく、また、電圧レベルシフトに偵数個のダイオー
ドＤ１〜Ｄｒｌｚ用いたが、このダイオードＤ。
第２のトランジスタＱ＋ −ＱｍとしてＰＩＩＦ）ラン
ジスタを用いたが％ ｎ ｐ ｎ ）ランジスタであっ
てもよく、また、電圧レベルシフトに偵数個のダイオー
ドＤ１〜Ｄｒｌｚ用いたが、このダイオードＤ。
〜Ｄｎに代えて抵抗体を用いてもよく、この場合バイア
ス６１人は定電法回路になる。
ス６１人は定電法回路になる。
以上のように、この発明は電流ミラー用の１対のトラン
ジスタに対して電流帰還させることによ如、ａｍの電圧
変動に左右されない電流ミラーー路を提供することがで
右る。
ジスタに対して電流帰還させることによ如、ａｍの電圧
変動に左右されない電流ミラーー路を提供することがで
右る。
第１図は従来の電流ミラー回路を不す電気回路図、第２
図は従来の回′Ｍにおける負荷燻流と電流出力端子磁位
とのＦＡ係図、；１５図はこの発明に係る電流ミラー回
路の一例を示す一気回１図、第４図はこの発明の１ｇ回
路における負何嵐流と嵐流出力端子鑞位との関係図であ
る・ ＢＡ・・・バイアスｆｆｉ％ ＤＩ 〜Ｄｎ・・・ダイ
オード、工Ｓ・・・電流源、Ｑｌ−Ｑｍ・・・電流ミラ
ー用トランジスタ、Ｑｓ・・・第６のトランジスターＱ
４・・・第４のトランジスタ、ＲＬ・・・負荷。 なお、図中同一符号は同一もしくは相当部分を２トす− 代理人為野信−（外１名） 第１図 Ｒ 第２図 ＶＯＶｃｃ 第３図 第４図 Ｖ Ｖｃｃ
図は従来の回′Ｍにおける負荷燻流と電流出力端子磁位
とのＦＡ係図、；１５図はこの発明に係る電流ミラー回
路の一例を示す一気回１図、第４図はこの発明の１ｇ回
路における負何嵐流と嵐流出力端子鑞位との関係図であ
る・ ＢＡ・・・バイアスｆｆｉ％ ＤＩ 〜Ｄｎ・・・ダイ
オード、工Ｓ・・・電流源、Ｑｌ−Ｑｍ・・・電流ミラ
ー用トランジスタ、Ｑｓ・・・第６のトランジスターＱ
４・・・第４のトランジスタ、ＲＬ・・・負荷。 なお、図中同一符号は同一もしくは相当部分を２トす− 代理人為野信−（外１名） 第１図 Ｒ 第２図 ＶＯＶｃｃ 第３図 第４図 Ｖ Ｖｃｃ
Claims (1)
- （１）、１対のトランジスタのベース同士および工ｉツ
ｌ同士を接続し、一方のトランジスタのコレクタ・ベー
スを短絡するとともに、電流源に接続し、他方のトラン
ジスタのコレクタを電流出力端トシ、この電流出力端を
第６のトランジスタのベースに接続し、第６のトランジ
スタのエミッタを、バイアス源に直列接続された＊＆個
のダイオードもしくは定電流回路に直列接続された抵抗
体を介して第４のトランジスタのベースに接続して、第
４のトランジスタのエミッタを前記電流ミラ用の△ １対のトランジスタの各エミッタに接続したことを特徴
とする電流ミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090125A JPS58205313A (ja) | 1982-05-25 | 1982-05-25 | 電流ミラ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090125A JPS58205313A (ja) | 1982-05-25 | 1982-05-25 | 電流ミラ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58205313A true JPS58205313A (ja) | 1983-11-30 |
| JPS6158073B2 JPS6158073B2 (ja) | 1986-12-10 |
Family
ID=13989783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090125A Granted JPS58205313A (ja) | 1982-05-25 | 1982-05-25 | 電流ミラ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58205313A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH042569U (ja) * | 1990-03-14 | 1992-01-10 | ||
| JP7150576B2 (ja) | 2018-11-26 | 2022-10-11 | タクボエンジニアリング株式会社 | 塗料充填ユニット及びそれを備えた塗料充填装置 |
-
1982
- 1982-05-25 JP JP57090125A patent/JPS58205313A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6158073B2 (ja) | 1986-12-10 |
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