JPS582061A - Ｃｍｏｓ集積回路 - Google Patents

Ｃｍｏｓ集積回路

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JPS582061A
JPS582061A JP56100076A JP10007681A JPS582061A JP S582061 A JPS582061 A JP S582061A JP 56100076 A JP56100076 A JP 56100076A JP 10007681 A JP10007681 A JP 10007681A JP S582061 A JPS582061 A JP S582061A
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JP
Japan
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potential
substrate
type
integrated circuit
circuit
Prior art date
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Pending
Application number
JP56100076A
Other languages
English (en)
Inventor
Yasutaka Nakasaki
中崎　泰貴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Filing date
Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
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Publication of JPS582061A publication Critical patent/JPS582061A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ＣＭＯ＆集積回路に関し、その集゛−回路の
高速化に関す為。従来ＣＭＯＢ集積回路に於いてけ、Ｐ
ｆｉＭ　ＯＢ　Ｆ　Ｉｆｆ　Ｔ　ノｉ［電位ｔｊ、ｔｍ
の正電位と同電位にし％１−ｔｔＭ型ＭＯ８ＦＥＴの基
板電位は、電源の負電位と同電位であった。
これを１１１図のＣＭＯＢインバータ回路で説明すると
、１０１のＮ１１基Ｗａ、　皺基板上のｌ”ｇＭＯ８ν
Ｉｆ　Ｔ　１０７のソース電位１０３と同電位で電源の
正電位に接続し、１０２０ＰＩＮ拡散層（ｉｇｕｏｓｙ
ｌテ１０８の基板）は、該領域上の１１１１ＭＯ８ア丘
テ１０８のソース電位１０６と同電位で負電位に接続さ
れて込た。
これは従来の０Ｍ０８回路の一般的結線方法であゐが、
Ｍｏｌν１！が高集積さｆＬｌｌそのチャンネルが短か
くなるに従って、短チャンネル化にＬる高速化の効果が
生じＫ＜＜なゐ傾向が、現れてきた。これＦｉ、同一基
板濃度でチャ木ル長（Ｌｇ／／）を短かくしていくと、
そのＩＦＩＴの閾値電圧（ＶＴＲ）が低くなりことによ
る。（第２図にこの様子２− を示す、）つまり、　ＶＴＲが低くなるたぬに、　ＶＴ
Ｒを上げるには基板濃囲を高くな行れげならなＬ／′ｈ
。
しかし基板濃Ｋを上げると、荷電担体の表面移動層が下
がり結果的には、素子の動作速度が、その短チヤンネル
化程には効果が出ないためである。
本発明は、かかる高集積化による移動度の低下を防、ぐ
ために考案されたものである。
本発明では、第４図に示す基板バイアス発生回路により
４０１のＭ型基板には電源の負電位より低込電位と印加
し、４０２のＰ型領域には電源の正電位より１！Ａ−電
位を印加するものである。このよう和すると！５図に示
すが如（ＭＯ８１Ｆ１ｉＳテの１ｌｉ１箇電位が募〈な
０２基板＋１１ｆを低くすることができ、移動度を高く
できるものである。また第４図の基板バイアス回路は、
工（知られているように１発振回路の発振信号を容量を
通すことでバイアス点をシフトしダイオードを介して基
板に電流を流すものである。これは−例であって他にも
種々の（２）路があるが１本発明は、これらのｔ板バイ
アス論路をＣＭＯ＆集積回路のＰ型ＭＯ８Ｆ］！ｔＴの
基板３− ｂで、該ＣＭＯＢ集積回路を高速化するものである。特
に０Ｍ０１３回路は速質及び集積に、消脅電り等に優れ
た特性をもち、本発明を用する仁とにより更にすぐれｑ
、　ＣＭ　ＯＳ集積回路を提供できる。
【図面の簡単な説明】
Ｉｒ１図：従来の（：ＭＯＢインバーターの結縁方法を
示す図 第２図、第３図、ｆ１ｇ５図：ＭＯＥｉＰＩＴの％性図 第４図二本発明の構成を示す図 以　　　上 出願人　株式会社諏訪精工舎 代理人　弁理土量　上　　務 ４− 第２図 しｅｌｆ　　　　→４し ′−４３イ 羞脹飢−高 第４図 第６図　１

Claims (1)

  1. 【特許請求の範囲】 １、　　ＰｇＭＯ８ＦＫ？とＷ型ＭＯ８Ｆｍ丁とが集積
    化さｎて構反されるＣＭＯＢ集積回路に於いて、Ｐ型Ｍ
    Ｏ８ＦＩｌｆテの基板電位を、集積回路の電源の正側電
    位より高くし、かつＮ型ＭＯＢＦＩＴの基板電位を集積
    −路の電源の負電位より低くする基板バイアス回路を儂
    λたことを特１２１　トｆ　Ｌ　ＣＭＯ”　１％　ｆｌ
    ｌ　ｍｌ　Ｗｒ　ｅ２、ＣＭＯＢインバータ回路と抵抗
    、容量１から成る発振回路、Ｎ型拡散層とＰ型拡散層か
    らなふダイオード、Ｐ型ＭＯ５ＦＩＴダ（＃−）”、　
    　夏型ＭＯ８ＦＥＴダイオード、及び容量から構Ｊされ
    る正電位基板バイアスｂｌ路と負電位基板２１７１回路
    を同一基板上に構盾しｔことを特徴とする特許請求の範
    囲第一項記載のＣＭＯＢ集積回路。 １−
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