JPS601861A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS601861A JPS601861A JP58110326A JP11032683A JPS601861A JP S601861 A JPS601861 A JP S601861A JP 58110326 A JP58110326 A JP 58110326A JP 11032683 A JP11032683 A JP 11032683A JP S601861 A JPS601861 A JP S601861A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit device
- semiconductor integrated
- well
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路装置に係り、特に相補型絶
縁ゲート電界効果トランジスタ（ＣＭＯＳトランジスタ
ノを用いる半導体集積回路装置の基板構造に関する。
縁ゲート電界効果トランジスタ（ＣＭＯＳトランジスタ
ノを用いる半導体集積回路装置の基板構造に関する。
ＣＭＯＳトランジスタを用いた集積回路装置け、待機時
に、ｐチャンネル又はｎチャンネルトランジスタがオフ
しているため、電力消費は、洩れ電流のみとなり、著し
い電力消費の節約が実現できる。この目的を更に追求す
るために、洩れ電流の低減に対する要求が一段と強くな
ってきている。
に、ｐチャンネル又はｎチャンネルトランジスタがオフ
しているため、電力消費は、洩れ電流のみとなり、著し
い電力消費の節約が実現できる。この目的を更に追求す
るために、洩れ電流の低減に対する要求が一段と強くな
ってきている。
この発明の目的は、洩れ電流の少い高い信頼性をもつＣ
ＭＯ８集積回路を実現する新しい基板構造の提供にある
。
ＭＯ８集積回路を実現する新しい基板構造の提供にある
。
この発明による集積回路装置＃け、半導体基板として５
×１０１８／ｃｒｒＬ３以上のほう素（Ｂｌを含むシリ
コン基板を具備し、この基板上に成長されたｎ型不純物
を添加されたエピタキシャル層を具備し、さらに主表面
からｐ型不純物を導入し７、拡散押込み法により形成さ
れたｐ型不純物拡散層を具（１ｉ＠することを特徴とし
ている。
×１０１８／ｃｒｒＬ３以上のほう素（Ｂｌを含むシリ
コン基板を具備し、この基板上に成長されたｎ型不純物
を添加されたエピタキシャル層を具備し、さらに主表面
からｐ型不純物を導入し７、拡散押込み法により形成さ
れたｐ型不純物拡散層を具（１ｉ＠することを特徴とし
ている。
この発明によれば、基板として５ Ｘ １０ ”／ＣＩ
ＩＬ３以上のほう素を含むｐ型シリコン基板を用いてい
るため、該基板中に微小欠陥が高密度に発生し、該基板
上に形成されるｎ型エピタキシャル層に発生または導入
される欠陥および重金用等の汚染をゲッタできる。した
がって、洩れ電流の少い信頼性の高いｐウェル型ＣＭＯ
３集積回路装置べを実現できる。
ＩＬ３以上のほう素を含むｐ型シリコン基板を用いてい
るため、該基板中に微小欠陥が高密度に発生し、該基板
上に形成されるｎ型エピタキシャル層に発生または導入
される欠陥および重金用等の汚染をゲッタできる。した
がって、洩れ電流の少い信頼性の高いｐウェル型ＣＭＯ
３集積回路装置べを実現できる。
次に図面を参考にしながら、この発明の実施例について
説明する。第１図に示す構造は、ＩＸ］、０”／Ｃｒｎ
３のほう素を含む（１００）シリコン基板１０１上に、
３０ミクロンの厚さでリンを］ Ｘ Ｉ Ｑ ” ／Ｃ
Ｔｎ”含むｎ型エピタキシャル層１０２が形成されてお
り、さらに表面ｆ）央がｌ、 Ｘ Ｉ Ｑ ’ ”／Ｃ
ｍ３のほう素を含むｎ型エビタキ７ヤルＪｆｉ ｌ ０
２との接合深さが約５ミクロンのｐウェル１０３が形成
されている。
説明する。第１図に示す構造は、ＩＸ］、０”／Ｃｒｎ
３のほう素を含む（１００）シリコン基板１０１上に、
３０ミクロンの厚さでリンを］ Ｘ Ｉ Ｑ ” ／Ｃ
Ｔｎ”含むｎ型エピタキシャル層１０２が形成されてお
り、さらに表面ｆ）央がｌ、 Ｘ Ｉ Ｑ ’ ”／Ｃ
ｍ３のほう素を含むｎ型エビタキ７ヤルＪｆｉ ｌ ０
２との接合深さが約５ミクロンのｐウェル１０３が形成
されている。
この構造によるｎ型エピタキシャル層１０２および１０
２内に形成されたｐウェル１０３の結晶性は、極めて良
好であり、後製造工程で導入される汚染に対しても、１
０１中に形成される微小欠陥のゲッタリング効果が強い
ため、主表向に形成されるンース・ドレインとｐウェル
１０３またはｎ型エピタキシャル層との接合での洩れ電
流を著しく低減できる。
２内に形成されたｐウェル１０３の結晶性は、極めて良
好であり、後製造工程で導入される汚染に対しても、１
０１中に形成される微小欠陥のゲッタリング効果が強い
ため、主表向に形成されるンース・ドレインとｐウェル
１０３またはｎ型エピタキシャル層との接合での洩れ電
流を著しく低減できる。
この構造はｐウェル方式を呼称されるＣＭＯ８集積回路
装置に対応するもので、ｐウェル１０３およびｎ型エピ
タキシャル層１０２には、それぞれ装置主表面側からグ
ランド電位（ｆｌ Ｖ ） 、 ’ｔ１１源電位（＋Ｖ
ｃｃ） １ｆｒ：与えるのが望ましくｔ ｐ 基板］０
１け、浮遊状態または電源電位（Ｖｃｃ）とするのが望
せしい。
装置に対応するもので、ｐウェル１０３およびｎ型エピ
タキシャル層１０２には、それぞれ装置主表面側からグ
ランド電位（ｆｌ Ｖ ） 、 ’ｔ１１源電位（＋Ｖ
ｃｃ） １ｆｒ：与えるのが望ましくｔ ｐ 基板］０
１け、浮遊状態または電源電位（Ｖｃｃ）とするのが望
せしい。
第２図は、この発明の第２の実施例を示す図である。こ
の場合、ｎ型エピタキシャル層２０２が４ミクロンで、
ｐウェル２０３が６ミクロンの深さとなっている。した
がってｐウェル２０３とｐ＋基板２０３とは導通状態に
ある。この構造においても、実施例１】と同様にｒｌ型
エピタキシャル層２０２およびｐウェル２０３の結晶性
は良好であシ、これらの領域に形成される洩れ゛ＮＮ原
流、極めて小さくすることができる。また実施例ではｐ
ウェル２０３とｐ＋基板２０１が導通しており、これら
の電位は、グランド電位（Ｏｖ）にするのが望ましく、
ｎ型エピタキシャル層２０２は、主表面１１１１から電
源電位（＋Ｖｃｃ）をとるのが望ましい。また装置、の
周辺部はｐウェル２０３で完全に醜うことが望ましい。
の場合、ｎ型エピタキシャル層２０２が４ミクロンで、
ｐウェル２０３が６ミクロンの深さとなっている。した
がってｐウェル２０３とｐ＋基板２０３とは導通状態に
ある。この構造においても、実施例１】と同様にｒｌ型
エピタキシャル層２０２およびｐウェル２０３の結晶性
は良好であシ、これらの領域に形成される洩れ゛ＮＮ原
流、極めて小さくすることができる。また実施例ではｐ
ウェル２０３とｐ＋基板２０１が導通しており、これら
の電位は、グランド電位（Ｏｖ）にするのが望ましく、
ｎ型エピタキシャル層２０２は、主表面１１１１から電
源電位（＋Ｖｃｃ）をとるのが望ましい。また装置、の
周辺部はｐウェル２０３で完全に醜うことが望ましい。
第１図および第２図は、各々この発明による第１および
第２の実Ｍｔｉ例の装置の断面図である。 図中、１．０１ 、２０１−・・・・−１）＋基板、１
６２，２０２−・・・・・ｎ型エピタキシャルＲ１１０
３，２０３・・・・ｐウェル、である。
第２の実Ｍｔｉ例の装置の断面図である。 図中、１．０１ 、２０１−・・・・−１）＋基板、１
６２，２０２−・・・・・ｎ型エピタキシャルＲ１１０
３，２０３・・・・ｐウェル、である。
Claims (1)
- 相補型絶縁ゲート電界効果型ｉ・ランジスタを用いた半
導体集積回路装置において、半導体基板として５×１０
１８／Ｃ１ｎ３以上のほう素（１３１を含むシリコン基
板を具備し、該基板上にｎハリエピタキシャル層とｐ型
不純物領域とを具備することを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110326A JPS601861A (ja) | 1983-06-20 | 1983-06-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110326A JPS601861A (ja) | 1983-06-20 | 1983-06-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS601861A true JPS601861A (ja) | 1985-01-08 |
Family
ID=14532889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58110326A Pending JPS601861A (ja) | 1983-06-20 | 1983-06-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601861A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04355959A (ja) * | 1990-08-30 | 1992-12-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5753886A (en) * | 1995-02-07 | 1998-05-19 | Seiko Epson Corporation | Plasma treatment apparatus and method |
| US5831238A (en) * | 1993-12-09 | 1998-11-03 | Seiko Epson Corporation | Method and apparatus for bonding using brazing material at approximately atmospheric pressure |
| US5835996A (en) * | 1995-12-18 | 1998-11-10 | Seiko Epscon Corporation | Power generation method and power generator using a piezoelectric element, and electronic device using the power |
| US5918354A (en) * | 1996-04-02 | 1999-07-06 | Seiko Epson Corporation | Method of making a piezoelectric element |
| US6004631A (en) * | 1995-02-07 | 1999-12-21 | Seiko Epson Corporation | Apparatus and method of removing unnecessary matter and coating process using such method |
| US6006763A (en) * | 1995-01-11 | 1999-12-28 | Seiko Epson Corporation | Surface treatment method |
| US6158648A (en) * | 1993-04-05 | 2000-12-12 | Seiko Epson Corporation | Method and apparatus for bonding using brazing material |
| US6332567B1 (en) | 1996-03-18 | 2001-12-25 | Seiko Epson Corporation | Piezoelectric element, manufacturing method thereof, and mounting apparatus of piezoelectric resonators |
-
1983
- 1983-06-20 JP JP58110326A patent/JPS601861A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04355959A (ja) * | 1990-08-30 | 1992-12-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6158648A (en) * | 1993-04-05 | 2000-12-12 | Seiko Epson Corporation | Method and apparatus for bonding using brazing material |
| US5831238A (en) * | 1993-12-09 | 1998-11-03 | Seiko Epson Corporation | Method and apparatus for bonding using brazing material at approximately atmospheric pressure |
| US6006763A (en) * | 1995-01-11 | 1999-12-28 | Seiko Epson Corporation | Surface treatment method |
| US5753886A (en) * | 1995-02-07 | 1998-05-19 | Seiko Epson Corporation | Plasma treatment apparatus and method |
| US6004631A (en) * | 1995-02-07 | 1999-12-21 | Seiko Epson Corporation | Apparatus and method of removing unnecessary matter and coating process using such method |
| US5835996A (en) * | 1995-12-18 | 1998-11-10 | Seiko Epscon Corporation | Power generation method and power generator using a piezoelectric element, and electronic device using the power |
| US6332567B1 (en) | 1996-03-18 | 2001-12-25 | Seiko Epson Corporation | Piezoelectric element, manufacturing method thereof, and mounting apparatus of piezoelectric resonators |
| US5918354A (en) * | 1996-04-02 | 1999-07-06 | Seiko Epson Corporation | Method of making a piezoelectric element |
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