JPS58206254A - 誤り検出符号生成／検査方式 - Google Patents
誤り検出符号生成／検査方式Info
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- JPS58206254A JPS58206254A JP9010682A JP9010682A JPS58206254A JP S58206254 A JPS58206254 A JP S58206254A JP 9010682 A JP9010682 A JP 9010682A JP 9010682 A JP9010682 A JP 9010682A JP S58206254 A JPS58206254 A JP S58206254A
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- 238000001514 detection method Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 12
- 238000007689 inspection Methods 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000006386 memory function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0057—Block codes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ伝送において、伝送品質の向上をはかる
為に用いられている鵬シ検出符号生ｔＪｙ、／検査方式
に関するものである。
為に用いられている鵬シ検出符号生ｔＪｙ、／検査方式
に関するものである。
従来、パケット型伝送において、情報はフレーム率位で
伝送路に送出される。この時伝送品質の向上を計る為、
誤９検出符号をつける。その一つの方式としてＣＲ，Ｃ
方式がある。
伝送路に送出される。この時伝送品質の向上を計る為、
誤９検出符号をつける。その一つの方式としてＣＲ，Ｃ
方式がある。
従来の伝送方式においては、伝送効率、トラフィックの
不均一、線内でのふくそう等の欠点を有す。この為、パ
ケットフレームを分割して、チャンネル毎に多ｌ化して
伝送する方式が老兄られるが、この方式において間組に
なるのが唱り検出符号の生成／検査回路である。つまシ
チャンネル毎にこの回路を持つ拳は、回路部品数の増大
という欠点を有す。
不均一、線内でのふくそう等の欠点を有す。この為、パ
ケットフレームを分割して、チャンネル毎に多ｌ化して
伝送する方式が老兄られるが、この方式において間組に
なるのが唱り検出符号の生成／検査回路である。つまシ
チャンネル毎にこの回路を持つ拳は、回路部品数の増大
という欠点を有す。
本発明の目的は前記欠点を解消する為、１理ぼりにはチ
ャンネル帖に検査機能を有するが、ランダム・アクセス
会メモリを用いる事によって回路部品を少なくシ、又簡
単な制御回路を付加する事によって、フレームに生成・
した後に検査をするという方式をとらずに、分割された
フレームのブロックを受信する毎に、ｅｈｃの計算を行
い、フレームの終了ブロックを受信した時点でｓｗＡｋ
ｉの検出を行う方式を提供する事である。
ャンネル帖に検査機能を有するが、ランダム・アクセス
会メモリを用いる事によって回路部品を少なくシ、又簡
単な制御回路を付加する事によって、フレームに生成・
した後に検査をするという方式をとらずに、分割された
フレームのブロックを受信する毎に、ｅｈｃの計算を行
い、フレームの終了ブロックを受信した時点でｓｗＡｋ
ｉの検出を行う方式を提供する事である。
本発明の誤シ検出符号生成／検査方式は、Ｃ凡Ｃ計算用
メモリと、チャンネル指定に使うレジスタと、メモリセ
ルでのシフト動作を補助するレジスタと、計算結果をと
シ出すレジスタと、これ等を制御する制御回路とを有す
る。
メモリと、チャンネル指定に使うレジスタと、メモリセ
ルでのシフト動作を補助するレジスタと、計算結果をと
シ出すレジスタと、これ等を制御する制御回路とを有す
る。
本発明のＩｔ！４シ検出符号生成／検査方式のブロック
構造を第１図に示す。１は受信したシリアル信号のＣＲ
Ｃを計算する為の記憶回路でＩＣ）（当シ１アドレスが
割当てられる。このメモリのセル長（］アドレス肖りの
ビット数）はＣＲＣの生成多項式による。（例えばＣＣ
ＩＴＴ−ＣＲＣの場合は１６ビツト）又受信する信号の
チャンネル多重度がｎの場合、このメモリはｎセル必要
とする。従って生成多項式がｍ次の場合ｍｘｎビットの
メモリとなる。このメモリは機能的にはセルの中でシフ
ト・レジスタとして機能する。２はこのメモリをアクセ
スする為のアドレスを保持するレジスタであり、第ｉチ
ャンネルの分割ブロックを受信するとそれ用にわシあて
られたメモリのアドレスがロードされる。３はメモリの
シフト機能を行う為に必要なレジスタである。４はＣＩ
Ｌ Ｃの生成／検査時に、このメモリから１直をとり出
す為のレジスタである。
構造を第１図に示す。１は受信したシリアル信号のＣＲ
Ｃを計算する為の記憶回路でＩＣ）（当シ１アドレスが
割当てられる。このメモリのセル長（］アドレス肖りの
ビット数）はＣＲＣの生成多項式による。（例えばＣＣ
ＩＴＴ−ＣＲＣの場合は１６ビツト）又受信する信号の
チャンネル多重度がｎの場合、このメモリはｎセル必要
とする。従って生成多項式がｍ次の場合ｍｘｎビットの
メモリとなる。このメモリは機能的にはセルの中でシフ
ト・レジスタとして機能する。２はこのメモリをアクセ
スする為のアドレスを保持するレジスタであり、第ｉチ
ャンネルの分割ブロックを受信するとそれ用にわシあて
られたメモリのアドレスがロードされる。３はメモリの
シフト機能を行う為に必要なレジスタである。４はＣＩ
Ｌ Ｃの生成／検査時に、このメモリから１直をとり出
す為のレジスタである。
５はＣ１（、Ｃの生成多項式に依存して決まる論理回路
で排他論理和回路よりなる。６はこれ勢を制御する為の
制御回路である。７はＣＲＣ付加時は出力回路、検出時
は検出結果を出力する為の出力回路である。
で排他論理和回路よりなる。６はこれ勢を制御する為の
制御回路である。７はＣＲＣ付加時は出力回路、検出時
は検出結果を出力する為の出力回路である。
本方式の詳細を具体的な実旅例に基すいて駅明する。Ｃ
ＲＣの生成多項式はＸ ’ ＋Ｘ＋ ｌ である。
ＲＣの生成多項式はＸ ’ ＋Ｘ＋ ｌ である。
詳細回路を算２図に、その動作を示すタイムチャートを
第３図に示す。人力データ１０１からブロックのヘリダ
部がよみとられメづミンク２０９でレジスタ１２２にバ
ス１２３をとおして保持される。（図でに簾かホールド
さＩしている９、このブロックがｉチャンネルのもので
める争を示す。）つついて人力データはメモリＲ／ Ｗ
クロック１０２のタイミング！−０１で出力されている
データ１０３と排他論理和をとりクロック１０４（でて
夕１ミング２０２でレジスタ１０５に保持さ１１る。パ
スｌ−一に出力されるこの（ｉｌｉ！は２０３の１句に
メモリ１０７のレジスタ１０８に保持きれている値（ｉ
）が示すセルの１ビツト目νこｍｌｉ；ｔｉｉｔされる
。このΔピ憎された１直は、次のサイクル２０４０間に
バス１０９に欣み出され、又、同時に読み出されている
ノζス１（）３の１籠と排他輸理和紫と多パス１１（ｌ
に出力され、タイミング２０５でレジスタ１０５に保持
嘔れ、タイミング２０６でメそり１０７のレジスタ１０
３が示すセル（ｉ）の２ビツト目にｆｉｒ：ｔＡされる
。以下上記扮作がタイミング２１０に示すブロックの終
りのデータブでセル（ｉ）の４ビツト６々についてくシ
返ざＩＬる。この時セル（ｉ）ＩＣはそれｌでのデータ
Ｑこ関すＣＲＣ計算に朱が保持されている。
第３図に示す。人力データ１０１からブロックのヘリダ
部がよみとられメづミンク２０９でレジスタ１２２にバ
ス１２３をとおして保持される。（図でに簾かホールド
さＩしている９、このブロックがｉチャンネルのもので
める争を示す。）つついて人力データはメモリＲ／ Ｗ
クロック１０２のタイミング！−０１で出力されている
データ１０３と排他論理和をとりクロック１０４（でて
夕１ミング２０２でレジスタ１０５に保持さ１１る。パ
スｌ−一に出力されるこの（ｉｌｉ！は２０３の１句に
メモリ１０７のレジスタ１０８に保持きれている値（ｉ
）が示すセルの１ビツト目νこｍｌｉ；ｔｉｉｔされる
。このΔピ憎された１直は、次のサイクル２０４０間に
バス１０９に欣み出され、又、同時に読み出されている
ノζス１（）３の１籠と排他輸理和紫と多パス１１（ｌ
に出力され、タイミング２０５でレジスタ１０５に保持
嘔れ、タイミング２０６でメそり１０７のレジスタ１０
３が示すセル（ｉ）の２ビツト目にｆｉｒ：ｔＡされる
。以下上記扮作がタイミング２１０に示すブロックの終
りのデータブでセル（ｉ）の４ビツト６々についてくシ
返ざＩＬる。この時セル（ｉ）ＩＣはそれｌでのデータ
Ｑこ関すＣＲＣ計算に朱が保持されている。
つついて、ブロックのヘッダｈ’１９（ｆｊしてこれか
：チャンネルのブ１コックな１：、タイミング２１１で
レジスタ１０８の内υはｊとなる。以下、ｉ−チャンネ
ルと同緑な操作が作われ、セル（Ｊ）Ｖ？：はｊ−チャ
ンオルのＣＴＧＣ計３Ｉ結５々が保持される。タイミン
グ２１２に示すＬうに６びｉ−チャンネルのブロックを
受信すると杓゛ひレジスタ＋０８の内容はタイミング２
】３でｉとなり、前１す１のＣ托Ｃ計算結釆か−らひき
つづ＠簡し７操作がくり返でれる。
：チャンネルのブ１コックな１：、タイミング２１１で
レジスタ１０８の内υはｊとなる。以下、ｉ−チャンネ
ルと同緑な操作が作われ、セル（Ｊ）Ｖ？：はｊ−チャ
ンオルのＣＴＧＣ計３Ｉ結５々が保持される。タイミン
グ２１２に示すＬうに６びｉ−チャンネルのブロックを
受信すると杓゛ひレジスタ＋０８の内容はタイミング２
】３でｉとなり、前１す１のＣ托Ｃ計算結釆か−らひき
つづ＠簡し７操作がくり返でれる。
このブロックがｉ−チャ；ノイルフレームの終シならは
メモリセル−１の１１かｃｒｔｃコードである。
メモリセル−１の１１かｃｒｔｃコードである。
この−値はパルス１１１でタイミング２０７でレジスタ
１１２にロードされる。一方入力データはクロックパル
ス１１３にてシフトレジスタ１１４に入力され、比較器
１１６でレジスタ１１２の出力１２４と比較される。比
較器の出力１１７はノくバス１１８によってタイミング
２０８で７リツプフロツプ１１９に記憶され、赳り検出
結果を示す出ドされた値がクロック１１３によってシフ
トされ出力ＩＪ１２１に出力される。
１１２にロードされる。一方入力データはクロックパル
ス１１３にてシフトレジスタ１１４に入力され、比較器
１１６でレジスタ１１２の出力１２４と比較される。比
較器の出力１１７はノくバス１１８によってタイミング
２０８で７リツプフロツプ１１９に記憶され、赳り検出
結果を示す出ドされた値がクロック１１３によってシフ
トされ出力ＩＪ１２１に出力される。
本発明による方式により、フレームの分割チャンネル多
重化伝送を必要とするシステムにおいて小きほの回路と
簡単な制御回路でＣＲＣの生成と検査ができる。又、こ
の方式においては生成多項式の違いはメモリ・セルの長
さと論理回路に関係するのみである。又受信データ長は
可変長である。
重化伝送を必要とするシステムにおいて小きほの回路と
簡単な制御回路でＣＲＣの生成と検査ができる。又、こ
の方式においては生成多項式の違いはメモリ・セルの長
さと論理回路に関係するのみである。又受信データ長は
可変長である。
メチヤンネル毎にＣＲＣルール（生成多項式の違い）が
変わっても、簡単な論理回路と簡単な制御回路の追加で
対処でき、汎用性が大きい。
変わっても、簡単な論理回路と簡単な制御回路の追加で
対処でき、汎用性が大きい。
第１図は本発明の詳細な説明するブロック図である。第
２図は本発明の詳細な説明する詳細回路図である。第３
図は本発明の実施例の詳細動作を説明する為のタイミン
グ図である。 １・・・・・・記憶回路、２・・・・・・レジスタ、３
・・・・・・レジスタ、４・・・・・・レジスタ、５・
・・・・・論理回路、６・・・・・・制御回路、７・・
・・・・出力回路。 、、 、／”−”１ 代理人 弁理士 内 原 日 、。 卒１侶
２図は本発明の詳細な説明する詳細回路図である。第３
図は本発明の実施例の詳細動作を説明する為のタイミン
グ図である。 １・・・・・・記憶回路、２・・・・・・レジスタ、３
・・・・・・レジスタ、４・・・・・・レジスタ、５・
・・・・・論理回路、６・・・・・・制御回路、７・・
・・・・出力回路。 、、 、／”−”１ 代理人 弁理士 内 原 日 、。 卒１侶
Claims (1)
- ＣＲＣｉｌ［用メモリと、チャンネル指定に使うレジス
タと、メモリセルでのシフト動作を補助するレジスタと
、計算結果をとシ出すレジスタと、これ等を制御する制
御回路とを有する岨シ検出符号生成／検食方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9010682A JPS58206254A (ja) | 1982-05-27 | 1982-05-27 | 誤り検出符号生成／検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9010682A JPS58206254A (ja) | 1982-05-27 | 1982-05-27 | 誤り検出符号生成／検査方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58206254A true JPS58206254A (ja) | 1983-12-01 |
Family
ID=13989262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9010682A Pending JPS58206254A (ja) | 1982-05-27 | 1982-05-27 | 誤り検出符号生成／検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58206254A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60250725A (ja) * | 1984-05-26 | 1985-12-11 | Fujitsu Ltd | サイクリツク冗長チエツク演算方法 |
| JPS62133825A (ja) * | 1985-12-02 | 1987-06-17 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | Ｃｒｃビット計算装置およびｃｒｃビット計算方法 |
| US5043989A (en) * | 1989-06-29 | 1991-08-27 | International Business Machines Corp. | Terminal adapter having a multiple HDLC communication channels receiver for processing control network management frames |
| US5524116A (en) * | 1992-02-14 | 1996-06-04 | At&T Corp. | Packet framer |
| WO1996041424A1 (en) * | 1995-06-07 | 1996-12-19 | Micron Technology, Inc. | High speed cyclical redundancy check system using a programmable architecture |
| US6098188A (en) * | 1992-02-14 | 2000-08-01 | Lucent Technologies Inc. | Packet framer |
-
1982
- 1982-05-27 JP JP9010682A patent/JPS58206254A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60250725A (ja) * | 1984-05-26 | 1985-12-11 | Fujitsu Ltd | サイクリツク冗長チエツク演算方法 |
| JPS62133825A (ja) * | 1985-12-02 | 1987-06-17 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | Ｃｒｃビット計算装置およびｃｒｃビット計算方法 |
| US5043989A (en) * | 1989-06-29 | 1991-08-27 | International Business Machines Corp. | Terminal adapter having a multiple HDLC communication channels receiver for processing control network management frames |
| US5524116A (en) * | 1992-02-14 | 1996-06-04 | At&T Corp. | Packet framer |
| US6098188A (en) * | 1992-02-14 | 2000-08-01 | Lucent Technologies Inc. | Packet framer |
| WO1996041424A1 (en) * | 1995-06-07 | 1996-12-19 | Micron Technology, Inc. | High speed cyclical redundancy check system using a programmable architecture |
| US5854800A (en) * | 1995-06-07 | 1998-12-29 | Micron Technlogy, Inc. | Method and apparatus for a high speed cyclical redundancy check system |
| US5964896A (en) * | 1995-06-07 | 1999-10-12 | Micron Technology, Inc. | Method and apparatus for a high speed cyclical redundancy check system |
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