JPS58207096A - 音階発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、任意の周波数の音を発生することができる音
階発生回路に関するものである。

従来、３２７６８Ｈｚ程度の低い周波数を基準信号とす
る時開等の小型電子装置に於いて、小型スピーカーを備
え、これに前記基準信号から作成した音階信号を印加し
て、メロディ−などを演奏させようとする場合、任意整
数分の１０分周を行なう可変分周器を用いるのが普通で
あった。

従って、例えば３２７６８Ｈｚから４４　Ｏｆ（ｚのＡ
音な得ようとすると、７４分の１分周して４４２．８１
１２を得るか、あるいは７５分の１分周して４３６．９
１１ｚを得るかしか無かった。他の音についてもＩＥ確
な周波数を得ろことは困難であり、多少＃帆なメロディ
−で妥協するか、少しでも誤差を少なくするために、消
費電流と回路構成の増大を完治の上で、３２７６８［１
ｚ信号を逓倍して６５５３６ｔｌｚとし、基準周波数を
上げてから分周することにより、誤差を半分にするくら
いの方法しかなかったのである。

本ボ明の目的は、上記問題を解決し、周波数誤差の極め
て少ない音階を得ることのできろ音階発生回路を提供す
ることである。

以下、図面に従って本発明の音階発生回路の構成と動作
について説明する。

第１図は、本発明の音階発生回路の構成を示すブロック
図である。図において１はパラレルブタとクロック信号
を入力し、内部に有するカウンターあるいはレジスタに
前記パラレルデータな前記クロック信号に同期して並列
加算する並列加算回路、２は前記並列加算回路１の桁上
信号を分周して出力する分周回路、３は前記分周回路２
の出力信号を増幅する増幅回路、４は前記増幅回路６に
よって駆動される発音装置、５は前記並列加算回路１に
クロック信号を送る基準発振回路、６は前記並列加算回
路１にパラレルデータを与える周波数指定装置であり、
例えば音階のような１オクターブを１２分割した周波数
に等しい値のパラレルデータを出力する。　　　′　□ 第１図の動作を説明すると、次のようである。

並列加算回路１は積算型の並列加算回路で、周波数指定
装置６がらのパラレルデータを、基準発振回路５がらの
クロック信号に同期して積算してい（ため、仮りに前記
パラレルデータがＹのときは、蔭通のカウンターと同じ
動作をする。すなわち、前記並列加算回路１のビット数
をｐとし、前記パラレルデータ数値をＳとすると、この
並列加算回路１の分周比りは次のようになる。

ただし、ＳはＯがら２Ｆ−１までの整数である。

１−たがって、前記基準発振回路５から出力されるクロ
ック信号の周波数をｆ’ｏとすると、前記並列加算回路
１の出力する桁上信号の周波数ｆ、は次のようになる。

′実際に音として出力されるのは、分周回路２に、よ、
）て、上記ｆ１をさらに分周した信号であり、その周波
数ｆは次のようになる。

ただし、ｌは分周回路２のビット数と並列加算回路１の
ビット数ｐとを足した値を示す。この周波数ｆの分周信
号は、増幅回路６で発音装置４に適したインピーダンス
に変換され、前記発音装置４を介して音として出力され
る。

次に、第１図の並列加算回路１の具体的構成について説
明する。

第２図は、全加算器と同期型ラッチ回路を用いて構成し
た並列加算回路１の回路図である。

１２は、９ビツト同志の加算を行ない、１０ビツトの加
算結果を出力する。複数の全加算器で構成された加算器
、１１は前記加算器１２からの出力データをクロック入
力信号に同期してラッチし、１０ピツトのうち下位９ビ
ツトを再び前記加算器１２の入力端子へ、最上位ピント
を第１図に示した分周回路２へ出力するラッチ回路であ
、す、１６は前記最上位ビットの信号をパルス化するた
めのアンドゲートである。

動作を説明すると、外部から入力される９ビツトのパラ
レルデータと、ラッチ回路１１の内容の下位９ビツトと
を加算し、その結果をラッチ回路１１に再びセットする
といった動作をクロック信号に同期して行なうものであ
る。この加算結果のラッチが前記クロック信号の立上が
りエツジに同期して行なわれることにより１桁上げがあ
る場合には、第１０ピツトが立ち上がり、その後、クロ
ック信号が立ち下がり、アンドゲート１６によってパル
ス化された桁上信号が出力される。

次Ｖこ、もっと簡単な構成で同じ機能を持つ並列加算回
路の例を示す。

第３図は１本出願人によりすでに出願されてい／）並列
加算回路の構成を示す回路図である。

この並列加算１′は、加算カウンター１５とパスライン
駆動回路１４とから成り、加算カウンター１５は、９′
個のトグルタイプフリノグフロノプ（以下、ＦＦという
。）２１〜２９を、８個のイクスクルースイプ・オア（
以下、ＥＸ−ＯＲという。）Ｅ２〜Ｅ９を介して直列接
続して構成され、最下−位のＦＦ２１のクロック入力端
子と各ＥＸ−ＯＲの入力端子から引き出された９本のラ
インが入力用パスラインとなり、最上位のＦ’Ｆ２９の
出力が桁上信号として分周回路２に送られる。

パスライン駆動回・路１４は、一方の入力端子に第１図
の周波数指定装置６からのパラレルデータが印加される
ように配線された９個のアンドゲートＡ１〜Ａ９を有し
、このアンドゲートＡ１〜Ａ９のもう一方の入力端子に
クロック信号ラインを接続して成り、場合によっては、
アンドゲートＡ９側からアンドゲートＡ１に向かって若
干の遅延時間を生じろように遅延回路１ａ〜１ｅが設け
られる。ただし、図面上の点線部分は、同一構成の繰り
返しを示し、ＦＦ、ＥＸ−ＯＲ、アンドゲート及び遅延
回路がそれぞれ３個づつ省略されている。

第３図の並列加算回路１′の動作について簡単に説明す
る。

本実施例の並列加算回路１′の動作は、パラレルデータ
により選択されたアしドゲートだけがクロック信号を出
力することにより、対応するＦＦが反転すると共に、下
位ＦＦの反転信号もＥＸ−ＯＲを介して次のＦ’Ｆに伝
えられろといったものであり、ｇＸ−ＯＲＥ２〜Ｅ９の
出力信号は、クロック信号と前段のＦＦの出力信号とが
混ざった複雑な信号となり、ヒゲ状パルスを含むことに
なる。このように、本並列加算回路１′は、全加算器を
用いてないが、第２図の並列加算回路１と同什に、クロ
ック信号に同期してパラレルデータを内部に有するカウ
ンターに並列加算し、桁上信号を出力することができろ
。

上記のような並列加算回路１．１′を用いろことにより
、第１図に示した音階発生回路が構成でさろυ）であり
、クロック信号周波数を３２７６８１１／、とすれば、
９ビツト構成の並列加算回路と６ビノト構成の分周回路
を用いろことにより、０〜５１１　ｔｌｚの範囲で１１
１Ｚおきの音を発生することができる。したがって、第
１図の周波数指定装置６υこより、音階に対応する周波
数データをシーケン／ギルに発生すれば、メロディ−を
奏することが川−能となる。例えば、ドの音は２６２）
１ｚ、しの音は２９４　ｆｉｚ、ミの音は３３０Ｈｚと
いうように、周波数データを作り、適当な時間間隔で切
り換えてやることにより、メロディ−が演奏できる。こ
のとき、分周回路２の各ＦＦが出力する信号は１オクタ
一ブ間隔になっているので、これを適当に選択して増幅
回路３へ送るように制御すれば、広い範囲の音階を用い
たメロディ−が演奏できろ。

また、本発明は第１図に示した実施例に限らず、パラレ
ルデータを固定して単能型にした並列加算回路を１２列
設け、それぞれに１ｚ音階の１つを担当させることも考
えられろ。このような場合に必要となるのは、周波数指
定装置ではな（、信号選択装置である。このとき、分周
回路を用いて倍音も用意することができろため、エレク
トーン等の鍵盤すべてに対応する音階が作成でき、電気
スイッチを有する鍵盤によって信号を選択するように構
成することもできるのである。

以上説明したように、本発明の音階発生回路によれば、
従来得られなかった正確な音階が簡単に得られ、特に電
子時計等の比較的低い周波数を基準とする電子装置にお
いて、極めて太き（貢献するものである。

【図面の簡単な説明】

第１図は本発明の音階発生回路の構成を示すプ「１ツク
図、第２図は第１図の並列加算回路の一実施例を示す回
路図、第３図は並列加算回路の他の実施例を示す回路図
である。 １．１′・・・・・並列加算回路 ２・・・分周回路 ６　・・・・増幅回路 ４　・・・・発音装置 ５・・・・・基準発振回路

Claims (1)

1. 【特許請求の範囲】 パラレルデータとクロックパレスを大刀信号とし、前記
   クロックパルスに同期して前記パラレルデータを内部に
   有するカウンターあるいはレジスターに並列加算し、桁
   上信号を出方する並列加算回路と、前記桁上信号を分周
   する分周回路と、ＨＩＩ記分周分周回路力信号を増幅又
   は低インピーダンス化する増幅回路と、前記増幅回路の
   出方信号を音声に変換する発音装置とを備え、前記並列
   加算回路と前記分周回路を合わせたピット数をｅ、前記
   ハラレルデータ数値をＳ、前記クロックパルス周波数を
   ｆ。とじたとぎ なる周波数ｆの音を発生することを特徴とする音階発生
   回路。