JPS58209223A - 差分パルス符号変調回路 - Google Patents
差分パルス符号変調回路Info
- Publication number
- JPS58209223A JPS58209223A JP57093336A JP9333682A JPS58209223A JP S58209223 A JPS58209223 A JP S58209223A JP 57093336 A JP57093336 A JP 57093336A JP 9333682 A JP9333682 A JP 9333682A JP S58209223 A JPS58209223 A JP S58209223A
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- JP
- Japan
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- circuit
- adder
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- Granted
Links
- 238000013139 quantization Methods 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 abstract description 7
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3044—Conversion to or from differential modulation with several bits only, i.e. the difference between successive samples being coded by more than one bit, e.g. differential pulse code modulation [DPCM]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Color Television Systems (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、安価な映像信号の差分パルス符号変調回路に
閣下る。
閣下る。
映書信目をディジタル化して効率よく伝送下る方法とし
て差分パルス符号変調が利用されている。
て差分パルス符号変調が利用されている。
こＯ変調はＡＤ変換した映像信号を減算によって求め、
得られる減算データケ非線形にｔ子化することによりデ
ータを有効に圧縮７るものであり。
得られる減算データケ非線形にｔ子化することによりデ
ータを有効に圧縮７るものであり。
一般に第″１図１υノ様な回路構成を枳っている。第１
図１の入力端子（Ｉ）には、カラーサブキャリア尚波数
の約５倍の周波数（１０，７ＭＨｚ）で映像信号をＡＤ
変換して得られるディジタルデータ（Ａｎ）（但し付加
したｎはｎ番目のデータであることを示Ｔ）が入力さ几
る。この回路は、映像信号が輝度信号と変砕色信号より
成り、ＡＤ変換周期がカラーサブキャリアの３倍に避電
されていることに鑑み、ディジタルデータ（Ａｎ）と自
己相関のある３個削のディジタルデータ（Ａｎ−３）よ
り得られる予測データ（Ｏｎ−３）とを減算すると共に
減算データ（Ｂｎ）のデータビットな圧縮力する減算器
［１１Ｈ，後述Ｔる３伯：呵の予測データ（Ｇｎ−３）
との減算を為し、得られる８ビツトの減算データ（Ｂｎ
）Ｙ次段の非線形を子化回路（２）に入力して４ビツト
の差分パルス符号（Ｃｎ）に変換している。この非線形
量子化は、小さいデ−夕値に対しては密に、また大赤い
データ値に対しては粗に為され、この非線形量子化回路
（２１は論理回路で構成される。伝送路に導出される差
分パルス符ｑ（Ｃｎ ）の一部は、予測値データ（Ｇｎ
）導出のためまず、代表値設定回路（３１に入力され再
び８ビツトの代表値データ（Ｄｎ）に変換される。この
代表値設定回路（３１は論理回路で構成され。
図１の入力端子（Ｉ）には、カラーサブキャリア尚波数
の約５倍の周波数（１０，７ＭＨｚ）で映像信号をＡＤ
変換して得られるディジタルデータ（Ａｎ）（但し付加
したｎはｎ番目のデータであることを示Ｔ）が入力さ几
る。この回路は、映像信号が輝度信号と変砕色信号より
成り、ＡＤ変換周期がカラーサブキャリアの３倍に避電
されていることに鑑み、ディジタルデータ（Ａｎ）と自
己相関のある３個削のディジタルデータ（Ａｎ−３）よ
り得られる予測データ（Ｏｎ−３）とを減算すると共に
減算データ（Ｂｎ）のデータビットな圧縮力する減算器
［１１Ｈ，後述Ｔる３伯：呵の予測データ（Ｇｎ−３）
との減算を為し、得られる８ビツトの減算データ（Ｂｎ
）Ｙ次段の非線形を子化回路（２）に入力して４ビツト
の差分パルス符号（Ｃｎ）に変換している。この非線形
量子化は、小さいデ−夕値に対しては密に、また大赤い
データ値に対しては粗に為され、この非線形量子化回路
（２１は論理回路で構成される。伝送路に導出される差
分パルス符ｑ（Ｃｎ ）の一部は、予測値データ（Ｇｎ
）導出のためまず、代表値設定回路（３１に入力され再
び８ビツトの代表値データ（Ｄｎ）に変換される。この
代表値設定回路（３１は論理回路で構成され。
代表値データ（ｒｌｎ）は減算データ（Ｂｎ）ｌ二近倶
Ｔるも一致けしない。この代表値データ（Ｄｎ）＆オ、
加算器（４；に於て３細則の予測データ（Ｇｎ−３）と
加算されろつ得られる加算データ（Ｅｎ）＋−：、遅！
回路（５！に入力されて導出下べき予測データ（Ｇｎ）
が３＠後のディジタルデータ（Ａｎ十３）を減シし、３
個後の代表値データ（Ｄｎ十３）とＴＩＵ￥−される様
遅延せしめられる。遅延データ（Ｆｎ）は次段の予測計
数東算器（６）に入力されて最適θ〕係敷し乗算され元
のディジタルデータ（Ａｎ）に近似Ｔる予測データ（Ｇ
ｎ）を・導出し減算器（１；と加耘器（４）に印加して
いる。この様な従来例に於てｒ＃Ｉ ７と＞ｒ ＯＱノ
が、ディジタルデータと。
Ｔるも一致けしない。この代表値データ（Ｄｎ）＆オ、
加算器（４；に於て３細則の予測データ（Ｇｎ−３）と
加算されろつ得られる加算データ（Ｅｎ）＋−：、遅！
回路（５！に入力されて導出下べき予測データ（Ｇｎ）
が３＠後のディジタルデータ（Ａｎ十３）を減シし、３
個後の代表値データ（Ｄｎ十３）とＴＩＵ￥−される様
遅延せしめられる。遅延データ（Ｆｎ）は次段の予測計
数東算器（６）に入力されて最適θ〕係敷し乗算され元
のディジタルデータ（Ａｎ）に近似Ｔる予測データ（Ｇ
ｎ）を・導出し減算器（１；と加耘器（４）に印加して
いる。この様な従来例に於てｒ＃Ｉ ７と＞ｒ ＯＱノ
が、ディジタルデータと。
代表値データと予測データの発生タイミングであり、導
出される予測データ（Ｇｎ）シば、３個後のディジタル
データ（Ａｎ）とも代表値データ（Ｄｎ）とも演算され
なければならｔ「いが、ディジタルデータｒＡｎ）に対
して代表値データ（Ｄｎ）は減算器を含む３個の論理回
路を経由下るため遅延を伴う。この遅延時間にば予測デ
ータ（Ｏｎ）が発生している１データ１′７ＩＩＡ９３
ｒ＋ ｓ ｅ ｃ以内でたければならず、短かければ
短かいほど安定な動作が期待できる。
出される予測データ（Ｇｎ）シば、３個後のディジタル
データ（Ａｎ）とも代表値データ（Ｄｎ）とも演算され
なければならｔ「いが、ディジタルデータｒＡｎ）に対
して代表値データ（Ｄｎ）は減算器を含む３個の論理回
路を経由下るため遅延を伴う。この遅延時間にば予測デ
ータ（Ｏｎ）が発生している１データ１′７ＩＩＡ９３
ｒ＋ ｓ ｅ ｃ以内でたければならず、短かければ
短かいほど安定な動作が期待できる。
しかし、自由に論理回路が形成できるフィールドプログ
ラマブルロジックアレイシ用いてＵＪｆｆ己非線形を子
化回路１２）と代表値設定回路（３）とを桶成丁れば、
それぞれの遅延時間が４Ｑｎ ｅ ｅｃ程変になり、′
１＄、貢器（１１の遅延時間を合わせるとｖｐ器ｆｌｉ
から加算器（４）迄の遅延時間は１データ期間近くにな
り、安定な回路ＩＣ＋！作が期待できたい。尚、このフ
ィールドプログラマブルロジックアレイにはどのダな論
理回路を形成しても、入力に対Ｔる仕方の遅延瞥聞シブ
一定とηｒると云う特徴があり１回路の構成素子にもよ
るが通常ＴＴＬの場合遅延時間は、４仁＋−５Ｑｎａｅ
ｃ＋Ｎ度であＯｏそこで１本石°案は、減真データを直
接代表値データに変換下ることにより予測値データｌ二
対する代表値データの遅れを減じて安定な回路動作を期
した新規且つ有効な差分パルス符号変調回路を提案せん
と下るものである。
ラマブルロジックアレイシ用いてＵＪｆｆ己非線形を子
化回路１２）と代表値設定回路（３）とを桶成丁れば、
それぞれの遅延時間が４Ｑｎ ｅ ｅｃ程変になり、′
１＄、貢器（１１の遅延時間を合わせるとｖｐ器ｆｌｉ
から加算器（４）迄の遅延時間は１データ期間近くにな
り、安定な回路ＩＣ＋！作が期待できたい。尚、このフ
ィールドプログラマブルロジックアレイにはどのダな論
理回路を形成しても、入力に対Ｔる仕方の遅延瞥聞シブ
一定とηｒると云う特徴があり１回路の構成素子にもよ
るが通常ＴＴＬの場合遅延時間は、４仁＋−５Ｑｎａｅ
ｃ＋Ｎ度であＯｏそこで１本石°案は、減真データを直
接代表値データに変換下ることにより予測値データｌ二
対する代表値データの遅れを減じて安定な回路動作を期
した新規且つ有効な差分パルス符号変調回路を提案せん
と下るものである。
以下、本発明を図示Ｔる一実施例に従い説明する。本実
施例は第２図に図示する様な回路より成り２クロツクパ
ルス（グ。）にてＡＤ変換した出力ヲ同じクロックパル
ス（９ｉ。）をラッチ入力とする第１データラッチ回路
（７）に入力してディジタルデータ（ａｎ）を導出し、
このディジタルデータ（＆ｎ）を減算器（１）の一部を
構成Ｔる勇３加算器（１Ｃ）に入力して得られ０減算デ
ータ（ｂｎ）をフィールド・プログラマブル・ロジック
・ア。
施例は第２図に図示する様な回路より成り２クロツクパ
ルス（グ。）にてＡＤ変換した出力ヲ同じクロックパル
ス（９ｉ。）をラッチ入力とする第１データラッチ回路
（７）に入力してディジタルデータ（ａｎ）を導出し、
このディジタルデータ（＆ｎ）を減算器（１）の一部を
構成Ｔる勇３加算器（１Ｃ）に入力して得られ０減算デ
ータ（ｂｎ）をフィールド・プログラマブル・ロジック
・ア。
レイで構成される非線形量子化回路（２）と近似代表４
設定回路（３１に入力し、差分パルス符号（ｃｎ）と代
表値データ（ｄｎ）とビ並行して同一に導出し、差分パ
ルス符号（ｃｎ）を伝送路に送出Ｔると共に１代表値デ
ータ（ｄｎ）を加算器（ＰＪ、下区別のため第１加算器
）（４）に入力している。加算データ（ｏｎ）は遅延回
路＋５１を構成Ｔる第２・第３・第４データラッチ回路
（５ａ）（５ｂ）’（５Ｑ）に順次入力される。これら
のデータラッチ回路（５Ｍ）（５ｂ）（５０）は共通の
クロックパルス（ｌｌｆｏ）Ｙラッチ入力としており、
ディジタルデータ（、ｎ）に対し第２ラツチデータ（ｆ
ｎ）と第６ラフチデータ（Ｐｎ）と遅延データＣ予ｆＭ
係数１の予測データと同一）（ｈｎ）とはそれぞれ１デ
一タ分（９３／ｒＬｓｅｃ）づつ遅れて導出され、この
遅延データ（ｈｎ）が減算器（１１と第１加で更に４Ｑ
ｎｓｅｏ遅れた５データ後の代表値設定データ（ｄｎＢ
）と遅延データ（ｈｎ）とが加算される。減算器（１１
に入力される遅延データ（ｈｎ）は、インバータ（１ａ
）で極性を反転された後％２加算器（１ｂ）で１を加算
されて符号を反転された後第５加算器（ｋ）にて５デー
タ後りディジタルデータ（ａ ｎ ＋３ ）と加算され
る。よって遅延データ（ｈｎ ）とディジタルデータ（
ａｎ＋３）は同位相ではあるか、符号を反転されて加算
されるため減算データ＆ゴ約１５ｎｓ６ｃの遅れを呈Ｔ
る。よって、本実施例では減算データ（ｂｎ）を直接入
力Ｔる近似代表値設定回路＋３’ｌ ’＆設けるため、
ディジタルデータ（ａｎ）と代表値データ（ｄｎ）の位
相差を５５ｎ ｓ ｅ ｃ程度にＴることかでき、加算
及び減算が確実に為され、安定な回路動作が期待できろ
う 尚１本実施例はデータラッチ回路に対し共通のクロック
パルスを入力したが、第２第５＠４ラフチパルスを１０
ｎｓｅｃ遅らせれば、減篇データの遅れは５ｎｓｅｃに
縮められ代表値データ（ｄｎ）（二対する遅延データ（
ｂｎ−３）の位相差も４５ｎｓｅａと縮められより安定
な回路動作を期Ｔことができる。
設定回路（３１に入力し、差分パルス符号（ｃｎ）と代
表値データ（ｄｎ）とビ並行して同一に導出し、差分パ
ルス符号（ｃｎ）を伝送路に送出Ｔると共に１代表値デ
ータ（ｄｎ）を加算器（ＰＪ、下区別のため第１加算器
）（４）に入力している。加算データ（ｏｎ）は遅延回
路＋５１を構成Ｔる第２・第３・第４データラッチ回路
（５ａ）（５ｂ）’（５Ｑ）に順次入力される。これら
のデータラッチ回路（５Ｍ）（５ｂ）（５０）は共通の
クロックパルス（ｌｌｆｏ）Ｙラッチ入力としており、
ディジタルデータ（、ｎ）に対し第２ラツチデータ（ｆ
ｎ）と第６ラフチデータ（Ｐｎ）と遅延データＣ予ｆＭ
係数１の予測データと同一）（ｈｎ）とはそれぞれ１デ
一タ分（９３／ｒＬｓｅｃ）づつ遅れて導出され、この
遅延データ（ｈｎ）が減算器（１１と第１加で更に４Ｑ
ｎｓｅｏ遅れた５データ後の代表値設定データ（ｄｎＢ
）と遅延データ（ｈｎ）とが加算される。減算器（１１
に入力される遅延データ（ｈｎ）は、インバータ（１ａ
）で極性を反転された後％２加算器（１ｂ）で１を加算
されて符号を反転された後第５加算器（ｋ）にて５デー
タ後りディジタルデータ（ａ ｎ ＋３ ）と加算され
る。よって遅延データ（ｈｎ ）とディジタルデータ（
ａｎ＋３）は同位相ではあるか、符号を反転されて加算
されるため減算データ＆ゴ約１５ｎｓ６ｃの遅れを呈Ｔ
る。よって、本実施例では減算データ（ｂｎ）を直接入
力Ｔる近似代表値設定回路＋３’ｌ ’＆設けるため、
ディジタルデータ（ａｎ）と代表値データ（ｄｎ）の位
相差を５５ｎ ｓ ｅ ｃ程度にＴることかでき、加算
及び減算が確実に為され、安定な回路動作が期待できろ
う 尚１本実施例はデータラッチ回路に対し共通のクロック
パルスを入力したが、第２第５＠４ラフチパルスを１０
ｎｓｅｃ遅らせれば、減篇データの遅れは５ｎｓｅｃに
縮められ代表値データ（ｄｎ）（二対する遅延データ（
ｂｎ−３）の位相差も４５ｎｓｅａと縮められより安定
な回路動作を期Ｔことができる。
従って、本発明によれば、差分パルス符号を代表値デー
タに変換Ｔるのではなく、減算データを代表値データに
直接変換下るため、高速で動ｆｒ−Ｔる高価な愉件（ロ
）貼を利用Ｔる迄もなくディジダルデータに対Ｔる代表
値データの遅れを十分矧か〈下ることができそり効果：
は大である。
タに変換Ｔるのではなく、減算データを代表値データに
直接変換下るため、高速で動ｆｒ−Ｔる高価な愉件（ロ
）貼を利用Ｔる迄もなくディジダルデータに対Ｔる代表
値データの遅れを十分矧か〈下ることができそり効果：
は大である。
甲１啼は従来の回路ブロック図１．第２図は本発明の一
実め例に係る回路ブロック図、第５図は同口路ブロフク
図１の動作説明図をそれぞれ示Ｔ。 主な図番の説明 ＋Ｉ＋・−・減算器、（２１・・・非線形を子化回路、
１３１・−・近似代表値設定回路、（４〕・−・加算器
、］５Ｊ・・・遅延回路。 出願人三洋電勢株式会社′こ・− 代理人 升理士 佐野静夫２、゛・ 」こＬ 手 続 補 正 書 （自発）昭和５７年７月
２″５日 特許庁長官殿 。 ・ヤ １、事件の表示 昭和５７年特許願第９５５５６号 ２、発明の名称 差分パルス符号変調回路 ろ、補正をする者 特許出願人 住所 守口市京阪本通２丁目１８番地 名称（１８８）三洋電機株式会社 代表者 井 植 薫 ４、代理人 住所 守口市京阪本通２丁目１８番地 三洋電機株式会社内 、β 氏名 弁理士（８５５（１）佐野静夫１、゛一一 連絡先：ＴＬ話（東京）８３５−１１１１特許センター
駐在鎌田５、補正の対象 明１ｄ薔の「発明の詳細な説明ｊ、７）欄沙び図面の「
第３．藺」 ６、補正の内容 （１１明ａＳ第６頁第１６行目記載のｐ（ｉ’ｎＢＪを
「ｄｎ＋５Ｊと補正。 （２） 明細書第７頁第１１行目〜同頁第１７行目を
抹消する。 （３）′第６図を別紙の通り補正する。 以上
実め例に係る回路ブロック図、第５図は同口路ブロフク
図１の動作説明図をそれぞれ示Ｔ。 主な図番の説明 ＋Ｉ＋・−・減算器、（２１・・・非線形を子化回路、
１３１・−・近似代表値設定回路、（４〕・−・加算器
、］５Ｊ・・・遅延回路。 出願人三洋電勢株式会社′こ・− 代理人 升理士 佐野静夫２、゛・ 」こＬ 手 続 補 正 書 （自発）昭和５７年７月
２″５日 特許庁長官殿 。 ・ヤ １、事件の表示 昭和５７年特許願第９５５５６号 ２、発明の名称 差分パルス符号変調回路 ろ、補正をする者 特許出願人 住所 守口市京阪本通２丁目１８番地 名称（１８８）三洋電機株式会社 代表者 井 植 薫 ４、代理人 住所 守口市京阪本通２丁目１８番地 三洋電機株式会社内 、β 氏名 弁理士（８５５（１）佐野静夫１、゛一一 連絡先：ＴＬ話（東京）８３５−１１１１特許センター
駐在鎌田５、補正の対象 明１ｄ薔の「発明の詳細な説明ｊ、７）欄沙び図面の「
第３．藺」 ６、補正の内容 （１１明ａＳ第６頁第１６行目記載のｐ（ｉ’ｎＢＪを
「ｄｎ＋５Ｊと補正。 （２） 明細書第７頁第１１行目〜同頁第１７行目を
抹消する。 （３）′第６図を別紙の通り補正する。 以上
Claims (1)
- 【特許請求の範囲】 １１＋ ＦＰ、像信号をカラーサブキャリアの１４倍
の周期でＡＤ変換して成るディジタルデータより予測デ
ータン減じ減算データ７導出Ｔる減算器と。 ＠妃減算データを差分パルス符号に変換Ｔる非線形量子
化回路と、＠記減算データを代表値データに変換Ｔる近
似代表値設定回路と、＠紀代表値データと予測データを
加算して加算データを導出下る加算器と、加電データを
カラーサブキャリア１周期分遅延して予測データを導出
Ｔる遅延回路とより成る差分パルス符号変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093336A JPS58209223A (ja) | 1982-05-31 | 1982-05-31 | 差分パルス符号変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093336A JPS58209223A (ja) | 1982-05-31 | 1982-05-31 | 差分パルス符号変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58209223A true JPS58209223A (ja) | 1983-12-06 |
| JPH0365687B2 JPH0365687B2 (ja) | 1991-10-14 |
Family
ID=14079420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57093336A Granted JPS58209223A (ja) | 1982-05-31 | 1982-05-31 | 差分パルス符号変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58209223A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114963A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Adaptive quantized circuit |
-
1982
- 1982-05-31 JP JP57093336A patent/JPS58209223A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114963A (en) * | 1978-02-27 | 1979-09-07 | Nec Corp | Adaptive quantized circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0365687B2 (ja) | 1991-10-14 |
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