JPS5961220A

JPS5961220A - デジタルｄｐｃｍコ−ダ

Info

Publication number: JPS5961220A
Application number: JP58153364A
Authority: JP
Inventors: ハンス−ヨアヒム・グラレルト
Original assignee: Siemens Schuckertwerke AG; Siemens Corp
Current assignee: Siemens Schuckertwerke AG; Siemens Corp
Priority date: 1982-09-01
Filing date: 1983-08-24
Publication date: 1984-04-07
Also published as: JPS6320053B2; NO833020L; DE3232558A1; US4536880A; EP0104469A2; ATE49688T1; EP0104469A3; DE3381133D1; AU540849B2; NO162937B; EP0104469B1; BR8304726A; AU1857683A; CA1214279A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の属する技術分野本発明は、処理速度の大きいＤＰＣ！Ｍコーダに関する
。その場合ＰＯＭコーコーグその出力側に量子化ＤＰＣ
Ｍ信号な発生する量子化器と、加算器および乗算器を含
みかつ乗算器の中で予測係数との乗算が行なわれる予測
値検出用計算ルーフ０と、量子化器の入力端に前値接続
された減算器とを有している。この減算器の第１の入力
側にはＰＣＭ信号か、第２の入力側には予測値か供給さ
れる。

第１図は、このような公知のＤＰＯＭコーダを示してい
る。このコーグでは、４つの刷算ステッフ０かもＤＰＯ
ＭＰＣＭ信号される。その機能については後で詳述する
。

発明の目的本発明の課題は、帰還ループ内における演算操作の数が
公知のものよｐも少ないＤＰＯＭコーダを提供すること
である。

発明の構成と効果本発明によれば、この課題は次のようにして解決される
。即ち、第２の量子化器を設け、その入力側にも減算器
の出力側を接続し、また第２の量子化器の出力側には予
測係数と乗算された量子化ＤＰＯＭＰＣＭ信号させる。

また、第２の量子化器の出力側を加算器の第１の入力側
と接続し、加算器の出力側をｅ、算器の第２の入力側お
よび乗算器の第１の入力側と接続し、乗算器出力側を加
算器の第２の入力側と接続するのである。

本発明によるこのＤＰＣＭコーダは、６つノ計算ステッ
プしか必要としない。その場合、回路費用はほとんど増
大しない。つまシ、第２の量子化器を要するだけである
。

また、本発明によれば２つの量子化器を設ける代わりに
、２つの出力側を有する１つの量子化器を用いることも
できる。

集積回路を使用する場合には、２つの量子化器を１つの
チップに集積するのが有利である。

また、コスト面からは本発明によれば次のように構成す
ることもできる即ち、第１の量子化器の代わりに、第２
の量子化器のＵ」力側と接続された第２の乗算器を設け
、この乗算器によって予測値の逆数−との乗算を行なう
のである。

Ａまた本発明によれば第１の量子化器を設ける代わり１に
、第２の乗算器によって量子化ＤＰＯＭ信号を算出する
。

量子化器としては、自由にアドレス指定可能なメモリを
用いると有利である。

このメモリは、例えばＲＯＭ　、　ＦＲＯＭ、またはＥ
ＰＲＯＭである。また、その中にＤＰＯＭ値が事前に書
込まれているＲＡＭでもよい。量子化は極めて簡単に行
なわれる。つま９、減算器で算出されたＤＰＯＭ信号が
アドレスとして、例え＆ｆ、　ＲＯＭに加えられる。そ
れによシ、量子化ＤＰＯＭ信号が、僅かな２進桁数で読
出される。従って量子化は、ＲＯＭ中のデータを検出す
ることによりｔｌなわれる。

実施例の説明次に添付の図面を参照しながら本発明の実施例につい℃
詳しく説明する。

第１図は公知のＤＰＯＭコーダのブロック回路図である
。このＤＰＯＭコーダは減算器１を有し、その入力側１
１はコーグの入力側Ｅと接続されている。減算器１の出
力側１．は量子化器２０入力端２□と接続され、その出
力側２２はＤＰＯＭコーダの出力側Ｏとなっている。出
力側Ｏには量子化されたＤＰＯＭＰＣＭ信号Δ８ｉ現れ
る。量子化器２の出力側は加算器３の第１の入力側３□
と接続され、その出力側３３は乗算器４の第１の入力側
４□と接続されている。乗算器４の出力側４３は、減算
器の第２の入力側１□、および加算器３の第２の入力端
３２と接続されている。

乗算器の第２の入力側４２には一定の予測係数Ａ≦１が
供給される。コーグの入力側Ｅには、ＰＯＭ信号値θｉ
が供給される。この場合添字°゛ｉ゛は、信号の時間順
序を示している。

このＤＰＯＭコーダは、次のように機能する。

まず、先行するＰＣＭ信号値の検出値から予測値′ムを
算出する。次にこの予測値令と今のＰＣＭ信号値６１か
ら差値ΔＳ１を算出する。この差値ΔＳ１は量子化され
た後伝送される。量子化された１）ＰＣＭ信号値はΔＳ
Ｊｑで表わす。ＤＰＯＭＰＣＭ信号値Δ８、　ｑの算出
は、次の４ステツプに分けて行なわれる。

１）時点ｔｌまで；ΔＳｉ　””　８ｉ　　Ｓｉの算出
２）時点ｔ２まで：ΔＳｉの量子化→ΔＳよ、ｑ３）時
点ｔ３まで；含、十ΔＳ工、９の加算４）時点ｔ４まで
冒乗算Ａ・（↑、＋ΔＢよ、ｑ）−↑、＋１図示のＤＰ
Ｃ！Ｍコーダの回路図は図式的にのみ示されている。従
って、ｔ□〜ｔ４の各時点には、それぞれの回路素子が
相応の出力潴号を発生するものとする。このことは、各
回路素子を好適に選択することによシ行なわれる。ある
いは、付加的な時限素子または適当な一時記憶装置（双
安定マルチバイブレータ）によって達成される。

第２図は本発明によるＤＰＣＭコーダな示して　−いる
。このコーグは減算器１を有し、その出力＼側１３は量子化器２と接続されている。量子化器２の出
力側２２はＤＰＣ！Ｍコーダの出力側Ｏを形成し又いる
。第２の量子化器５０入力側５１も減算器の出力幻、と
接続されている。量子化器５の出力側５２は加算器３の
第１の入力側３□と接続され、その出力側３３は減算器
１の第２の入力側１２と一傍続されている。

入力側１２に加えられる信号は、入力側Ｅに供給される
ＰＯＭ信号値ｓ１から減算される。加算器３の出力側３
３は、乗算器４を介してそれ自体の第２の入力側３２と
も接続されている。

またある実施（ｔｌでは、乗算器４に遅延素子６が後置
接続される。この回路では、次式に従つ゛Ｃ予測値が算
出される。

一’；；１＋□＝＝　Ａ　（↑、＋Δｓ　１　、　ｑ　
）　＝Ａ−’；；’、＋Ａ−ΔＳ　ｉ　、ｑこの式のよ
うに、予測係数ＡＫよる計画をｓｌ、ΔＳ工、ｑＫ交」
して別々に行なう場合、ＤＰＯＭコーダ内における演算
を並列に行なうことができろ。このことは第２の量子化
器５によつ℃実現される。つまり、その出力側から、予
測係数Ａと乗算された量子化ＤＰＯＭ信号Ａ・ΔＳ工、
ｑが出力される。

Ｔｉ＋□の算出は、次のような時間的に連続する一連の
順序に分けて行なわれる。

１）時点ｔ工まで：ΔＳに８ｉ−？、およびＡ−↑、の
算出２）時点ｔ２まで；ΔＳ工、９とＡ・ΔＳよ、ｑの決定
６）時点ｔ３まで；Ａ・ΔＳＪｑ　＋Ａ−ｓよ−？、−
０の加算第２図の回路では、算出された値は時点ｔ２より後に表
われる。この回路には、６つの連続する演算だけが必要
である。このことによって、単位演算当りに必要な時間
は長くなる。しかし、高速のＰＯＭ信号Ｂｉ列を処理す
ることができる。

第６図は、本発明によるデシタルＤＰＣＭコーダの別の
実施例のブロック図である。この実施例では、第２図の
２つの量子化器２，５０代わりに、２つの出力側２２．
５２を有する１つの量子化器２′が設けられている。こ
の量子化器２′は、２つの量子化器２，５０機能を合わ
せ持っている。

またこの実施例では、減算器１０代わりに加算器１　か
設けられ、その第２の入力側１２にはインバーターが前
置接続されている。

この場合、公知のように、減算すべき信号の補数を加算
することによって減算が行なわれる。

第４図は本発明によるＤＰＣＭコーダの第６の実施例の
グロック図である。この実施例では、第２図の量子化器
、２が省略され、その代ゎシに第２の量子化器５の出力
側５２に乗ｑ−器６３が接続されている。この乗算器６
′は予測係数の逆上数−との乗鼻を行ない、従ってその出力側に量ｆ化ＤＰ
ＯＭ信号ΔＳ工、ｑが現れろ。上述の回路においては、
量子化器としてＲＯＭが使用されろ。

また、ＦＲＯＭ　＋ＲＡＭを用いることもできる。この
量子化は、量子化器の入力側に加えられたＤＰＯＭ信号
Δｓ１により、記憶されたデータを自動的に読出すこと
によっ１行なわれる。加算器や乗算器には市販の素子を
１史用することができる。例えば、加算器および減算器
としては６ｔＮ５４ＬＳ１８１が、また乗算器としては
５Ｎ５４　Ｌ　Ｓ２６１が用いられる。これらの素子は
テキサス・インスッルメント社から市販されてぃ　−る
。

【図面の簡単な説明】

第１図は公知のＤＰＯＭコーダのブロック回路図、第２
図は本発明によるＤｒＣＭコーダの実施例のブロック回
路図、第６図は本発明によるＤＰＣ！Ｍコーダの別の実
施例のグロック回路図、第４図は本発明によるＤＰＯＭ
コーダの第６の実施例のブロック回路図である。Ｅ・・・入力側、０・・出力側、１・・・減算器、２゜
２′、５・量子化器、３，１８・・加ｎ器、４，６２・
・・乗算器、６・・・遅延素子、７・・・インバータＦ
ＩＧ　ＩＦＩＧ　２ＦＩＧ３ＩＧ４

Claims

【特許請求の範囲】１、　出力側に量子化ＤＰＣ！Ｍ信号を発生する量子化
器（２）と、加算器（３）および乗算器（４）を含み、
かつ該乗算器の中で予測係数（Ａ）との乗算が行なわれ
る予測値検出用計算ループと、第１の入力側（１１）に
ＰＣＭ信号（８１）が、第２の入力側（１２）に予測値
が供給される、量子化器に前置接続さ、れた減算器（１
）とを有する処理速度の大きいデジタルＤＰＣ！Ｍコー
ダにおい℃、第２の量子化器（５）が設けられ、該量子
化器（５）が減算器（１）の出力側（１３）と接続され
、かつその出力　−側（５２）に予測係数（Ａ）と乗算
された量子化ＤＰＣＭ信号（Ａ・ΔＳｔ、ｑ　）を発生
し、また第２の量子化器の出力側（５２）が加算器（３
）の第１の入力側（３１）と接続され、該加算器（３）
の出力側（３３）が減算器（１）の第２の入力側（１２
）および乗算器（４）の第１の入力側（４□）と接続さ
れ、該乗算器の出力側（４３）が加算器（３）の第２の
入力側（３２）と接続されていることを特徴とするデジ
タルＤＰＯＭコーダ。２、量子化器（２，５）として、自由にアドレス指定可
能なメモリ（ＲＯＭ　、　ＦｉＦＲＯＭ　、　ＦＲＯＭ
　）が設けられた特許請求の範囲第１項記載のＤＰＯＭ
コーダ。６、第２の量子化器（５）の出力側に現れる情報が、新
たな作動クロックの後で変化する特許請求の範囲第２項
記載のＤＰＯＭコーダ。４、第１の出力側（２２）に量子化ＤＰＣ！Ｍ信号を発
生する量子化器（２７）と、加算器（３）および乗算器
（４）を含み、かつ該乗算器の中で予測係数ＣＡ）との
乗算を行なう予測値検出用計算ループと、第１の入力側
（１□）にＰＣＭ信号（ｓｉ）が、第２の入力側（１□
）に予測値の補数が供給される、量子化器に前置接続さ
れた加算器（１町とを有する処理速度の大きいデジタル
ＤＰＯＭコーダにおいて、量子化器（２町が加算器（１
町の出力側（１３）と接続され、かつ前記量子化器の第
２の出力側（５２）に予測係数（Ａ　’）と乗算された
量子化ＤＰＣ！Ｍ信号（Ａ・ΔＢｉ、ｑ）を発生し、該
第２の出力側（５２）が加算器（３）の第１の入力側（
３１）と接続され、該加算器（３）の出力側（３３）が
乗算器（４）の第１の入力側（４□）およびインバータ
（７）を介して加算器（１７）の第２の入力側（１２）
と接続され、該乗算器の出力側（４３）が加算器（３）
の第２の入力側（３２）と接続されていることを特徴と
するデジタルＤＰＯＭコーダ。５、第１の乗算器（５）と、加算器（３）および第２の
乗算器（４）を含みかつ該第２の乗算器の中で予測係数
（Ａ）との乗算を行なう予測値検出用計算ループと、第
１の入力側（１１）にＰＣＭ信号（８ｉ）が、第２の入
力側（１２６）に予測値が供給される、第１乗算器に装
置接続された減算器（１）とを有する処理速度の大きい
デジタルＤＰＯＭコーダにおいて、第１乗算器が減算器
（１）の出力側（１３）と接続され、かつその出力側（
５２）に予測係数（Ａ）と乗算された量子化ＤＰＯＭＰ
ＣＭ信号Δ８ｉ、ｑ）を発生し、またその出力側（５２
）が加算器（３）の第１の入力側（３□）と接続され、
該加算器（３）の出力側（３３）が減算器（１）の第２
の入力側（１２）および第２の乗算器（４）の第１の入
力側（４□）と接続され、該第２の乗算器の出力側（４
３）が加算器（３）の第２の入力側（３２）と接続され
ており、また、第６の乗算器が設けられ、該第６の乗算
器が第１の乗算器（５）の出力側（５２）と接続され、
該第６の乗算器が予測係数の逆数（−）との乗算を行な
い、それによって該第２の乗算器の出力側に量子化ＤＰ
ＣＭ信号を発生することを特徴とするデジタルＤＰＯＭ
コーダ。