JPS5821294B2 - 一致アドレス先行検出方式 - Google Patents
一致アドレス先行検出方式Info
- Publication number
- JPS5821294B2 JPS5821294B2 JP10233876A JP10233876A JPS5821294B2 JP S5821294 B2 JPS5821294 B2 JP S5821294B2 JP 10233876 A JP10233876 A JP 10233876A JP 10233876 A JP10233876 A JP 10233876A JP S5821294 B2 JPS5821294 B2 JP S5821294B2
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- JP
- Japan
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- address
- contents
- information
- bits
- target address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
本発明は、一致アドレス先行検出方式、特にメモリをア
クセスするアドレス情報が目標アドレス情報に対して予
め定めたバイト範囲内で一致することを検出する先行検
出手段を簡単な構成によって得るようにした一致アドレ
ス先行検出方式に関するものである。
クセスするアドレス情報が目標アドレス情報に対して予
め定めたバイト範囲内で一致することを検出する先行検
出手段を簡単な構成によって得るようにした一致アドレ
ス先行検出方式に関するものである。
一般にデータ処理システムにおいては、命令の先取り制
御が行なわれ、実際にある命令が実行されるに先立って
将来実行されるであろう命令を先取りすることが行なわ
れる。
御が行なわれ、実際にある命令が実行されるに先立って
将来実行されるであろう命令を先取りすることが行なわ
れる。
またデバッグなどのために、予め指定したメモリ上のア
ドレス位置に対してアクセスが行なわれたときに、これ
を検出する一致アドレス検出機能をもうけることが行な
われる。
ドレス位置に対してアクセスが行なわれたときに、これ
を検出する一致アドレス検出機能をもうけることが行な
われる。
該一致アドレス検出は一般に上記命令先取り制御を利用
して行なうようにされるが、該アドレス検出機能をもう
けようとするとき、１つの技術上の問題が生ずる。
して行なうようにされるが、該アドレス検出機能をもう
けようとするとき、１つの技術上の問題が生ずる。
即ち、一般にメモリからはｌアクセス毎に例えば８バイ
ト単位で命令が読出されるが、データ処理装置が実行す
る命令は例えば２バイト命令、４バイト命令などが混在
し、第１図を参照して後述する如く、アドレス・レジス
タの内容が目標アドレス情報と常に一致するとは限らな
い。
ト単位で命令が読出されるが、データ処理装置が実行す
る命令は例えば２バイト命令、４バイト命令などが混在
し、第１図を参照して後述する如く、アドレス・レジス
タの内容が目標アドレス情報と常に一致するとは限らな
い。
このため、アドレス・レジスタの内容と目標アドレス情
報とを比較し、アドレス・しジスタの内容が限られた範
囲内で一致したときに検出することが行なわれる。
報とを比較し、アドレス・しジスタの内容が限られた範
囲内で一致したときに検出することが行なわれる。
本発明は、上記限られた範囲内で一致したときを検出す
る構成を、従来構成にくらべて簡易化するようにした一
致アドレス先行検出方式を提供することを目的としてい
る。
る構成を、従来構成にくらべて簡易化するようにした一
致アドレス先行検出方式を提供することを目的としてい
る。
そしてそのため、本発明の一致アドレス先行検出方式は
メモリをアクセスするアドレス情報がセットされるアド
レス・レジスタと目標アドレス情報が格納される目標ア
ドレス格納部とをそなえ、上記アドレス・レジスタの内
容により上記メモリをアクセスすると共に上記目標アド
レス格納部の内容によって指示されるアドレス位置がア
クセスされるとき該状態発生を検出する一致アドレス検
出機能を有するデータ処理システムにおいて、上記アド
レス・レジスタの内容中の予め定めたビットの情報と上
記目標アドレス格納部の内容中の上記予め定めたビット
に対応するビットの情報とを比較する第１の比較回路、
上記目標アドレス格納部の内容中の上記予め定めたビッ
トに対応するビットの情報と上記アドレス・レジスタの
内容中の上記予め定めたビットの情報に予め定めた値を
加算した値とを比較する第２の比較回路、および上記ア
ドレス・レジスタの内容中の上記予め定めたビットとは
異なるビットに対応するビットの情報と上記目標アドレ
ス格納部の内容中の上記予め定めたビットとは異なるビ
ットに対応するビットの情報とを解析するパターン解析
回路とをそなえ、上記アドレス・レジスタの内容が上記
目標アドレス格納部の内容にくらべて予め定められた範
囲内に達したとき、上記目標アドレス格納部の内容で与
えられる目標アドレス位置が上記当該時点における上記
アドレス・レジスタの内容で与えられるアドレス位置か
ら幾ら距った位置にあるかを検出するようにしたことを
特徴としている。
メモリをアクセスするアドレス情報がセットされるアド
レス・レジスタと目標アドレス情報が格納される目標ア
ドレス格納部とをそなえ、上記アドレス・レジスタの内
容により上記メモリをアクセスすると共に上記目標アド
レス格納部の内容によって指示されるアドレス位置がア
クセスされるとき該状態発生を検出する一致アドレス検
出機能を有するデータ処理システムにおいて、上記アド
レス・レジスタの内容中の予め定めたビットの情報と上
記目標アドレス格納部の内容中の上記予め定めたビット
に対応するビットの情報とを比較する第１の比較回路、
上記目標アドレス格納部の内容中の上記予め定めたビッ
トに対応するビットの情報と上記アドレス・レジスタの
内容中の上記予め定めたビットの情報に予め定めた値を
加算した値とを比較する第２の比較回路、および上記ア
ドレス・レジスタの内容中の上記予め定めたビットとは
異なるビットに対応するビットの情報と上記目標アドレ
ス格納部の内容中の上記予め定めたビットとは異なるビ
ットに対応するビットの情報とを解析するパターン解析
回路とをそなえ、上記アドレス・レジスタの内容が上記
目標アドレス格納部の内容にくらべて予め定められた範
囲内に達したとき、上記目標アドレス格納部の内容で与
えられる目標アドレス位置が上記当該時点における上記
アドレス・レジスタの内容で与えられるアドレス位置か
ら幾ら距った位置にあるかを検出するようにしたことを
特徴としている。
以下図面を参照しつつ説明する。 ・第１図は一致ア
ドレス検出を行なう際の問題点を説明する説明図、第２
図は従来公知の構成を表わす一例、第３図ＡＢＣは本発
明により夫々２バイト先行一致、４バイト先行一致、６
バイト先行一致を検出する態様を説明する説明図、第４
図は・本発明の一実施例構成、第５図は第４図に表わす
一致解析回路部における２バイト先行一致検出回路の一
実施例構成を示す。
ドレス検出を行なう際の問題点を説明する説明図、第２
図は従来公知の構成を表わす一例、第３図ＡＢＣは本発
明により夫々２バイト先行一致、４バイト先行一致、６
バイト先行一致を検出する態様を説明する説明図、第４
図は・本発明の一実施例構成、第５図は第４図に表わす
一致解析回路部における２バイト先行一致検出回路の一
実施例構成を示す。
第１図は、１ア久セスによって８バイト単位でメモリか
ら読出され、２バイト命令や４バイト命令が混在した状
態で処理を進めてゆく状態を表わしている。
ら読出され、２バイト命令や４バイト命令が混在した状
態で処理を進めてゆく状態を表わしている。
図では、アドレス一致を検出する目標アドレスがｒｌ
１０Ｊ番地であり、ｒｌｏｏ、Ｊ番地からの２バイト命
令、「１０２」番地からの４バイト命令、ｒ１０６Ｊ番
地からの４バイト命令「１１０」番地からの２バイト命
令、・・・が実行されるものとして示されている。
１０Ｊ番地であり、ｒｌｏｏ、Ｊ番地からの２バイト命
令、「１０２」番地からの４バイト命令、ｒ１０６Ｊ番
地からの４バイト命令「１１０」番地からの２バイト命
令、・・・が実行されるものとして示されている。
この場合、命令データ・レジスタには最初命令アドレス
・レジスタ：の内容で与えられる「１００」番地を先頭
とする８バイト分が読出される。
・レジスタ：の内容で与えられる「１００」番地を先頭
とする８バイト分が読出される。
そして２バイト命令と４バイト命令とが実行される。
しかし、次の４バイト命令を実行するに当っては命令ア
ドレス・レジスタの内容で与えられる［０６Ｊ番地を先
頭とする８バイト分を読出すようにする。
ドレス・レジスタの内容で与えられる［０６Ｊ番地を先
頭とする８バイト分を読出すようにする。
そして４バイト命令と２バイト命令とを実行するように
するが、次の４バイト命令を実行するために［１１２Ｊ
番地を先頭とする８バイト分を読出すようにする。
するが、次の４バイト命令を実行するために［１１２Ｊ
番地を先頭とする８バイト分を読出すようにする。
この場合、図示の如く、命令アドレス・レジスタの内容
が必らずしも目標アドレス情報ｒｌ １０Ｊ番地と一致
するとは限らない。
が必らずしも目標アドレス情報ｒｌ １０Ｊ番地と一致
するとは限らない。
このため、アドレス一致を検出するに当っては、単に命
令アドレス・レジスタの内容と目標アドレス情報との一
致を調べるようにするだけでは十分でない。
令アドレス・レジスタの内容と目標アドレス情報との一
致を調べるようにするだけでは十分でない。
即ち、図示の状態では、命令アドレス・レジスタの内容
が「１０６」番地を指して８バイト分を読出すとき、同
時に［１０６Ｊ番地から４バイト先に目標アドレスが存
在することを検出することが必要となる。
が「１０６」番地を指して８バイト分を読出すとき、同
時に［１０６Ｊ番地から４バイト先に目標アドレスが存
在することを検出することが必要となる。
第２図は、上記の如き検出を行なう従来の構成を示して
いる。
いる。
図中１は目標アドレス格納部、２はアドレス・レジスタ
、３，４，５は夫々加算器、６ないし９は夫々排他的オ
ア回路、Ｔは目標アドレス情報（Ｔ８ないしＴａ２）、
Ｔ８〜３□は目標アドレス情報の第８ビツトないし第３
１ビツト、Ｅはアドレス・レジスタ２の内容であってメ
モリ（図示せず）をアクセスするアクセス・アドレス情
報（Ｅ８ないしＥ３□ ）、Ｅ８〜，１は当該アドレス
情報の第８ビツトないし第３１ビツト、（Ｅ８〜３１＋
ｎ）はアドレス情報Ｅ８〜３１に対して値ｎを加算した
値を表わしている。
、３，４，５は夫々加算器、６ないし９は夫々排他的オ
ア回路、Ｔは目標アドレス情報（Ｔ８ないしＴａ２）、
Ｔ８〜３□は目標アドレス情報の第８ビツトないし第３
１ビツト、Ｅはアドレス・レジスタ２の内容であってメ
モリ（図示せず）をアクセスするアクセス・アドレス情
報（Ｅ８ないしＥ３□ ）、Ｅ８〜，１は当該アドレス
情報の第８ビツトないし第３１ビツト、（Ｅ８〜３１＋
ｎ）はアドレス情報Ｅ８〜３１に対して値ｎを加算した
値を表わしている。
メモリから１アクセス毎に８バイトのデータが読出され
るものとするとき、目標アドレス情報Ｔとアクセス・ア
ドレス情報Ｅとの一致を調べる際に、（１）０バイト一
致即ち両アドレス一致、ｌＤ２バイト先に一致、（ｉｉ
ｉ）４バイト先に一致、０■）６バイト先に一致のいず
れかとなる。
るものとするとき、目標アドレス情報Ｔとアクセス・ア
ドレス情報Ｅとの一致を調べる際に、（１）０バイト一
致即ち両アドレス一致、ｌＤ２バイト先に一致、（ｉｉ
ｉ）４バイト先に一致、０■）６バイト先に一致のいず
れかとなる。
このため、従来の構成においては、加算器３によってア
クセス・アドレス情報Ｅに値「２」を加算して情報（Ｅ
８〜３１＋２）を得、加算器４によって情報（Ｅ８〜３
１＋４）を得、加算器５によって情報（Ｅ８〜３． ＋
６ ）を得るようにし、これら各情報を目標アドレス
情報Ｔ８〜３１と比較するようにする。
クセス・アドレス情報Ｅに値「２」を加算して情報（Ｅ
８〜３１＋２）を得、加算器４によって情報（Ｅ８〜３
１＋４）を得、加算器５によって情報（Ｅ８〜３． ＋
６ ）を得るようにし、これら各情報を目標アドレス
情報Ｔ８〜３１と比較するようにする。
即ち、排他的オア回路６ないし９によって比較を行なう
。
。
しかし、該従来の構成の場合、メモリから１アクセスに
よって読出されるバイト数が犬になるにつれて、加算器
や排他的オア回路の個数が犬となる。
よって読出されるバイト数が犬になるにつれて、加算器
や排他的オア回路の個数が犬となる。
これに対し、本発明の場合、次の考え方にもとすいて検
出を行なうようにしている。
出を行なうようにしている。
即ち、今１アクセスによってメモリから一度に読出され
るデータが２ｍ／ｍ／フィトるとすると、目標アドレス
情報Ｔとアクセス・アドレス情報 Ｅとは、 Ｅ＜Ｔ＜Ｅ ＋２ｍ （１＞ なる関係にある。
るデータが２ｍ／ｍ／フィトるとすると、目標アドレス
情報Ｔとアクセス・アドレス情報 Ｅとは、 Ｅ＜Ｔ＜Ｅ ＋２ｍ （１＞ なる関係にある。
上記第（１）を満足する状態は、（ｉ） 目標アドレ
ス情報Ｔ中の下位ｍビットを除いた情報Ｔにおける上位
ビットとアクセス・アドレス情報Ｅ中の下位ｍビットを
除いた情報Ｅにおける上位ビットとが一致するか、 （１１）上記情報Ｔにおける上位ビットとアクセス・ア
ドレス情報Ｅに値２ｍを加算した情報（Ｅ＋２ｍ）から
下位ｍビットを除いた情報（Ｅ＋２ｍ）における上位ビ
ットとが一致するか のいずれかの状態を示している。
ス情報Ｔ中の下位ｍビットを除いた情報Ｔにおける上位
ビットとアクセス・アドレス情報Ｅ中の下位ｍビットを
除いた情報Ｅにおける上位ビットとが一致するか、 （１１）上記情報Ｔにおける上位ビットとアクセス・ア
ドレス情報Ｅに値２ｍを加算した情報（Ｅ＋２ｍ）から
下位ｍビットを除いた情報（Ｅ＋２ｍ）における上位ビ
ットとが一致するか のいずれかの状態を示している。
また上記第（１）式を満足する条件のもとで、当該時点
でのアクセス・アドレス情報Ｅよりも幾バイト先に目標
アドレス情報Ｔがあるかを知るには、情報Ｔき情報Ｅま
たは（Ｅ＋２ｍ）、：の夫々の下位ｍビットのパターン
を調べることで決定される。
でのアクセス・アドレス情報Ｅよりも幾バイト先に目標
アドレス情報Ｔがあるかを知るには、情報Ｔき情報Ｅま
たは（Ｅ＋２ｍ）、：の夫々の下位ｍビットのパターン
を調べることで決定される。
第３図Ａは、■アクセスによって一度に８バイトのデー
タが読出されるとき、アクセス・アドレス情報Ｅに対し
て２バイト先に目標アドレス情報Ｔがある場合の最下位
ビットを除いた下位３ビツトのパターンを示している。
タが読出されるとき、アクセス・アドレス情報Ｅに対し
て２バイト先に目標アドレス情報Ｔがある場合の最下位
ビットを除いた下位３ビツトのパターンを示している。
また第３図Ｂは同様・に４バイト先に目標アドレス情報
Ｔがある場合の最下位ビットを除いた下位３ビツトのパ
ターン、第３図Ｃは６バイト先に目標アドレス情報Ｔが
ある場合の最下位ビットを除いた下位３ビツトのパター
ンを表わしている。
Ｔがある場合の最下位ビットを除いた下位３ビツトのパ
ターン、第３図Ｃは６バイト先に目標アドレス情報Ｔが
ある場合の最下位ビットを除いた下位３ビツトのパター
ンを表わしている。
例えば２バイト先に目標アドレスＴがあるものとし、ア
クセス・アドレス情報Ｅの上記下位３ビツト即ちＥ２８
１ Ｅ２９ ｊＥ３０が１０００」であるときには、図
示Ｘの如く目標アドレス情報Ｔの上記下位３ビツト即ち
Ｔ２８１Ｔ２９）Ｔ３ｏは「００１」にあるはずである
。
クセス・アドレス情報Ｅの上記下位３ビツト即ちＥ２８
１ Ｅ２９ ｊＥ３０が１０００」であるときには、図
示Ｘの如く目標アドレス情報Ｔの上記下位３ビツト即ち
Ｔ２８１Ｔ２９）Ｔ３ｏは「００１」にあるはずである
。
またこのとき情報（Ｅ＋２）の最下位ビットを除いた下
位３ビツトはｌ’−１００Ｊとなる。
位３ビツトはｌ’−１００Ｊとなる。
この状態でビットＥ２９とＴ２９１Ｅ３０とＴ’ｓｏ
との関係を調べると、 Ｔ２Ｏ：Ｅ２９ （２） Ｔ３ｏ＞Ｅ３゜ なる関係にある。
との関係を調べると、 Ｔ２Ｏ：Ｅ２９ （２） Ｔ３ｏ＞Ｅ３゜ なる関係にある。
このことから、第３図Ａに示すパターンから、２バイト
先に目標アドレスが存在することを検出するには、次の
論理式を考えればよい。
先に目標アドレスが存在することを検出するには、次の
論理式を考えればよい。
即ち（２バイト先行一致）−
（Ｅｓ 〜２８ ＝Ｔａ 〜２８ ） （（ＥＱｚｇ）
（Ｔ２Ｏ大）＋（Ｔ２Ｏ大） ・（’ｒ３ｏｌＪ−）
）−ｆ−（（Ｅ８−．８＋５）＝Ｔ８〜２８）（（Ｔ２
Ｏ大） ・（’ｒｓｏ小）） （３）で与えられる
。
（Ｔ２Ｏ大）＋（Ｔ２Ｏ大） ・（’ｒ３ｏｌＪ−）
）−ｆ−（（Ｅ８−．８＋５）＝Ｔ８〜２８）（（Ｔ２
Ｏ大） ・（’ｒｓｏ小）） （３）で与えられる
。
同様に４バイト先に目標アドレスＴがある場合には
（４バイト先行一致）−
（Ｅ８ ”２８ ”” ’ｒ８〜２８）（（Ｔ２Ｏ大）
・（ＥＱ３０））＋Ｅ８〜２８＋８片１８〜２８）（（
Ｔ２９小）−（ＥＱ３０））（４） で与えられる。
・（ＥＱ３０））＋Ｅ８〜２８＋８片１８〜２８）（（
Ｔ２９小）−（ＥＱ３０））（４） で与えられる。
更に６バイト先に目標アドレスＴがある場合には
（６バイト先行一致）
（Ｅ８〜２８ ＝’Ｉ”８〜２８ ） （（Ｔ２Ｏ大）
・（Ｔ３ｏ犬月＋（（Ｅ８〜２８＋８）−Ｔ８−２８）
（（ＥＱ２．）・（Ｔ３ｏ小）＋（Ｔ２９小戸（Ｔ’ａ
ｏ大月 （５）で与えられる。
・（Ｔ３ｏ犬月＋（（Ｅ８〜２８＋８）−Ｔ８−２８）
（（ＥＱ２．）・（Ｔ３ｏ小）＋（Ｔ２９小戸（Ｔ’ａ
ｏ大月 （５）で与えられる。
第４図は本発明の一実施例構成を示し、図中の符号１は
目標アドレス格納部、２はアドレス・レジスタ、１０は
加算器、１１および１２は夫々排他的オア回路、１３は
一致解析回路部を表わしている。
目標アドレス格納部、２はアドレス・レジスタ、１０は
加算器、１１および１２は夫々排他的オア回路、１３は
一致解析回路部を表わしている。
加算器１０はアクセス・アドレス情報ＢＢ〜３、に対し
て値「８」を加算して情報（Ｅ＋８）を得てその下位３
ビツトを除去した値を排他的オア回路１２に供給する。
て値「８」を加算して情報（Ｅ＋８）を得てその下位３
ビツトを除去した値を排他的オア回路１２に供給する。
排他的オア回路１１は、ピッｔ”Ｉ”ａ−ｚｓとＥ８〜
２８とを比較して、両者が一致するとき、ＴＥＳＴ■信
号を発生する。
２８とを比較して、両者が一致するとき、ＴＥＳＴ■信
号を発生する。
また排他的オア回路１２は、ビットＴ８〜２８とビット
（Ｅ８〜２８＋１）とを比較して、両者が一致するとき
ＴＥＳＴ２信号を発生する。
（Ｅ８〜２８＋１）とを比較して、両者が一致するとき
ＴＥＳＴ２信号を発生する。
一致解析回路部１３は、ビットＥ２９とＥ３０ｙビット
Ｔ２８とＴ３ｏ、信号ＴＥＳＴＩとＴＥＳＴ２を受信し
、上記第（３）式ないし第（５）式にしたがった論理を
行なう。
Ｔ２８とＴ３ｏ、信号ＴＥＳＴＩとＴＥＳＴ２を受信し
、上記第（３）式ないし第（５）式にしたがった論理を
行なう。
該一致解析回路１３は、いうまでもなく０バイト先行一
致即ち情報ＴとＥとが一致する状態をも検出する。
致即ち情報ＴとＥとが一致する状態をも検出する。
この場合いうまでもなく、
（０バイ ト一致）−（Ｅ８〜３□−Ｔ８〜３□ ）（
６）なる条件にしたがって決定される。
６）なる条件にしたがって決定される。
第５図は、第４図図示の一致解析回路部１３内における
２バイト先行一致を検出する一実施例構成を示す。
２バイト先行一致を検出する一実施例構成を示す。
図中１４ないし２４は夫々アンド回路であって図示○印
は否定を表わしている。
は否定を表わしている。
また＊印は信号の否定を表わしている。
図示アンド回路２２は、第３図図示のパターンＹ１とＹ
５とに対応した状態を決定する。
５とに対応した状態を決定する。
またアンド回路２３は、第３図図示のパターンＸ（ｌ！
：Ｙ２ と。
：Ｙ２ と。
￥４とＹ とに対応した状態を決定する。
更にアンド回路２４は、第３図図示のパターンＹ３とＹ
７とに対応した状態を決定する。
７とに対応した状態を決定する。
一致解析回路部１３は、上記第５図図示の構成の外に、
上記第（４） 、 （５） 、 （６）式にしたがった
論理回路をもつことは言うまでもない。
上記第（４） 、 （５） 、 （６）式にしたがった
論理回路をもつことは言うまでもない。
以上説明した如く、本発明の場合、加算器や排他的オア
回路の個数は１アクセスに一度に読出されるバイト数が
犬となっても増大せず、また一致解析回路部１３の構成
は集積回路によって構成することによって簡単に得られ
る。
回路の個数は１アクセスに一度に読出されるバイト数が
犬となっても増大せず、また一致解析回路部１３の構成
は集積回路によって構成することによって簡単に得られ
る。
）図面の簡単な説明
第１図は一致アドレス検出を行なう際の問題点を説明す
る説明図、第２図は従来公知の構成を表わす一例、第３
図ＡＢＣは本発明により夫々２バイト先行一致、４バイ
ト先行一致、６バイト先行一致を検出する態様を説明す
る説明図、第４図は本発明の一実施例構成、第５図は第
４図に表わす一致解析回路部における２バイト先行一致
検出回路の一実施例構成を示す。
る説明図、第２図は従来公知の構成を表わす一例、第３
図ＡＢＣは本発明により夫々２バイト先行一致、４バイ
ト先行一致、６バイト先行一致を検出する態様を説明す
る説明図、第４図は本発明の一実施例構成、第５図は第
４図に表わす一致解析回路部における２バイト先行一致
検出回路の一実施例構成を示す。
図中１は目標アドレス格納部、２はアドレス・レジスタ
、１０は加算器、１１，１２は排他的オア回路、１３は
一致解析回路部を表わす。
、１０は加算器、１１，１２は排他的オア回路、１３は
一致解析回路部を表わす。
Claims (1)
- 【特許請求の範囲】 １ メモリをアクセスするアドレス情報がセットされる
アドレス・レジスタと目標アドレス情報が格納される目
標アドレス格納部とをそなえ、上記アドレス・レジスタ
の内容により上記メモリをアクセスすると共に上記目標
アドレス格納部の内容によって指示されるアドレス位置
がアクセスされるとき該状態発生を検出する一致アドレ
ス検出機能を有するデータ処理システムにおいて、上記
アドレス・レジスタの内容中の予め定めたビットの情報
と上記目標アドレス格納部の内容中の上記予め定めたビ
ットに対応するビットの情報とを比較する第１の比較回
路、上記目標アドレス格納部の内容中の上記予め定めた
ビットに対応するビットの情報と上記アドレス・レジス
タの内容中の上記予め定めたビットの情報に予め定めた
値を加算した値とを比較する第２の比較回路、および上
記アドレス・レジスタの内容中の上記予め定めたビット
とは異なるビットに対応するビットの情報と上記目標ア
ドレス格納部の内容中の上記予め定めたビットとは異な
るビットに対応するビットの情報とを解析するパターン
解析回路とをそなえ、上記アドレス・レジスタの内容が
上記目標アドレス格納部の内容にくらべて予め定められ
た範囲内に達したとき、上記目標アドレス格納部の内容
で与えられる目標アドレス位置が上記当該時点における
上記アドレス・レジスタの内容で与えられるアドレス位
置から幾ら距った位置にあるかを検出するようにしたこ
とを特徴とする一致アドレス先行検出方式。 ２ 上記一致アドレス検出機能を有するデータ処理シス
テムは、上記メモリから１アクセス毎にｍバイト単位の
データを読出すよう構成されると共に、１度にｎバイト
単位で当該データを利用するよう構成されることを特徴
とする特許請求の範囲第１項記載の一致アドレス先行検
出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10233876A JPS5821294B2 (ja) | 1976-08-27 | 1976-08-27 | 一致アドレス先行検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10233876A JPS5821294B2 (ja) | 1976-08-27 | 1976-08-27 | 一致アドレス先行検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5327335A JPS5327335A (en) | 1978-03-14 |
| JPS5821294B2 true JPS5821294B2 (ja) | 1983-04-28 |
Family
ID=14324713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10233876A Expired JPS5821294B2 (ja) | 1976-08-27 | 1976-08-27 | 一致アドレス先行検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821294B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6227829A (ja) * | 1985-07-30 | 1987-02-05 | Fujitsu Ltd | 多重ロード命令制御装置 |
-
1976
- 1976-08-27 JP JP10233876A patent/JPS5821294B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5327335A (en) | 1978-03-14 |
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