JPS58214876A - 電子時計用回路 - Google Patents
電子時計用回路Info
- Publication number
- JPS58214876A JPS58214876A JP9797882A JP9797882A JPS58214876A JP S58214876 A JPS58214876 A JP S58214876A JP 9797882 A JP9797882 A JP 9797882A JP 9797882 A JP9797882 A JP 9797882A JP S58214876 A JPS58214876 A JP S58214876A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- variable frequency
- frequency dividing
- logical
- fast
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 6
- 230000006870 function Effects 0.000 abstract description 7
- 230000033228 biological regulation Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 235000009508 confectionery Nutrition 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
- G04G3/022—Circuits for deriving low frequency timing pulses from pulses of higher frequency the desired number of pulses per unit of time being obtained by adding to or substracting from a pulse train one or more pulses
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、可変分周による倫理媛急機能盆持つ電子時計
の回路に関するもので牟る。
の回路に関するもので牟る。
従来、分周回路の一部をセットまｆＣｆｄ ’Ｉ上セツ
トることによシ分周を可変する論理緩急は、重子時計に
おいて広く利用されているが、電子時計の小型化・薄型
化に伴い、発振回路および分周回路の前段部を定宵圧源
またに定電流源で動作させる方式あるいは分周回路の前
段部にタ°イナミック分周回路を用いる方式等が用いら
れるようになってきたために、分周回路の動作遅延時間
が著しく増加しており、この遅延時間によって論理緩急
機能が正常に動作しなくなる、またはこれをさけるため
に可変分周の段数に制限がつく等の欠点が出てきている
。
トることによシ分周を可変する論理緩急は、重子時計に
おいて広く利用されているが、電子時計の小型化・薄型
化に伴い、発振回路および分周回路の前段部を定宵圧源
またに定電流源で動作させる方式あるいは分周回路の前
段部にタ°イナミック分周回路を用いる方式等が用いら
れるようになってきたために、分周回路の動作遅延時間
が著しく増加しており、この遅延時間によって論理緩急
機能が正常に動作しなくなる、またはこれをさけるため
に可変分周の段数に制限がつく等の欠点が出てきている
。
不発明は、上記のような欠点を除去するためになさ′ｆ
″Ｌだものであり、分局回路の動作遅延時間による可変
分周の段数制限を解消し、緩急幅の広い論理緩急機能を
有する電子時計用回路上提供するものである。
″Ｌだものであり、分局回路の動作遅延時間による可変
分周の段数制限を解消し、緩急幅の広い論理緩急機能を
有する電子時計用回路上提供するものである。
以下、図面に従って本考案の詳細な説明をする。
第１図は本考案の一笑＠例であり、第２１図・第３図は
、第１図の回路のタイミングチャートの一部である。
、第１図の回路のタイミングチャートの一部である。
第１図において、１は発振回路であり、２はフリップ・
フロップ回路（以下Ｆ−Ｆ回路と略す）Ｆ１〜Ｆ４から
なる第一の可変分周段部であり、３にＦ・Ｆ回路Ｆ５か
らなる第二の可変分周段部である。６，７，８．９は第
一のスイッチ群を構成するスイッチであり、１０Ｈ第二
のスイッチ群を構成するスイッチである。スイッチ６〜
１０は機械接点または回路基板上の配線の切断の有無ま
タハワイヤー・ボンデングの有無等によって構成される
。４はハーフラッチ回路Ｌ１．Ｉ、２．Ｌ３゜Ｌ４で構
成され、第一のスイッチ群のＯＮ −ＯＦＦ情報を記憶
する第一の記憶回路であり、５はノ・−フランチ回路Ｌ
５で構成され、第二のスイッチ群のＯＮ・ＯＦＦ情報を
記憶する第二の記憶回路である。信号ｅがＨになるとＭ
０３ ）ランジスタ１１．１２，１５，１４．１５
にＯＮとなり、プルダウン抵抗として作用する。信号
ｆかＨの間Ｖこスイッチ６〜１０のＯＮ・○ＦＦσ）情
報にそ１それノ・−フランチ回路Ｌ１〜Ｌ５に入力さね
、記憶される。消去ａは周期１０秒の信号で、言号すと
の関係を第２図に示す。スイッチ６〜１０がすべてＯＮ
の場合、ＮＡＮＤゲー）Ｇ７の出力はＬとなり、Ａ Ｎ
ＤゲートＧ５ 、Ｇ６の出力である信号Ｃ１ｄ（はＬ
のま甘となり、？−’Ｆ回路′Ｆ′１〜Ｆ７にセットま
た（喋リセットきれず、通常の分周を行なう。
フロップ回路（以下Ｆ−Ｆ回路と略す）Ｆ１〜Ｆ４から
なる第一の可変分周段部であり、３にＦ・Ｆ回路Ｆ５か
らなる第二の可変分周段部である。６，７，８．９は第
一のスイッチ群を構成するスイッチであり、１０Ｈ第二
のスイッチ群を構成するスイッチである。スイッチ６〜
１０は機械接点または回路基板上の配線の切断の有無ま
タハワイヤー・ボンデングの有無等によって構成される
。４はハーフラッチ回路Ｌ１．Ｉ、２．Ｌ３゜Ｌ４で構
成され、第一のスイッチ群のＯＮ −ＯＦＦ情報を記憶
する第一の記憶回路であり、５はノ・−フランチ回路Ｌ
５で構成され、第二のスイッチ群のＯＮ・ＯＦＦ情報を
記憶する第二の記憶回路である。信号ｅがＨになるとＭ
０３ ）ランジスタ１１．１２，１５，１４．１５
にＯＮとなり、プルダウン抵抗として作用する。信号
ｆかＨの間Ｖこスイッチ６〜１０のＯＮ・○ＦＦσ）情
報にそ１それノ・−フランチ回路Ｌ１〜Ｌ５に入力さね
、記憶される。消去ａは周期１０秒の信号で、言号すと
の関係を第２図に示す。スイッチ６〜１０がすべてＯＮ
の場合、ＮＡＮＤゲー）Ｇ７の出力はＬとなり、Ａ Ｎ
ＤゲートＧ５ 、Ｇ６の出力である信号Ｃ１ｄ（はＬ
のま甘となり、？−’Ｆ回路′Ｆ′１〜Ｆ７にセットま
た（喋リセットきれず、通常の分周を行なう。
この場合のＦ＠Ｆ回路回路−１〜Ｆ５力ＦＩＱ〜Ｆ５Ｑ
と信号すのタイミングチャートを第３図に示す。スイッ
チ６〜１０のいずれか１つでもＯＦＦとなると１１ Ａ
）ｌ Ｄゲー）Ｇ７の出力（ζ■となり、ＡＮＤゲー
トＧ５の出力の信号Ｃは第２図に示すようになり、スイ
ッチ６〜９０ＯＮφＯＦＦ情報に従ってＦ−Ｆ回路Ｆ１
〜Ｆ４のすべてまたは一部をセットする。この時、同時
にＦ・Ｆ回路Ｆ５〜Ｆ７をリセットするが、これは論理
緩急のためで（はなく、Ｆ−Ｆ回路Ｆ１〜Ｆ４のすべて
または一部をセントしたことによって生じる慣れのある
ヒゲパルスの影響を除去するためである。
と信号すのタイミングチャートを第３図に示す。スイッ
チ６〜１０のいずれか１つでもＯＦＦとなると１１ Ａ
）ｌ Ｄゲー）Ｇ７の出力（ζ■となり、ＡＮＤゲー
トＧ５の出力の信号Ｃは第２図に示すようになり、スイ
ッチ６〜９０ＯＮφＯＦＦ情報に従ってＦ−Ｆ回路Ｆ１
〜Ｆ４のすべてまたは一部をセットする。この時、同時
にＦ・Ｆ回路Ｆ５〜Ｆ７をリセットするが、これは論理
緩急のためで（はなく、Ｆ−Ｆ回路Ｆ１〜Ｆ４のすべて
または一部をセントしたことによって生じる慣れのある
ヒゲパルスの影響を除去するためである。
スイッチ１０がＯＦＦの場合、ＡＮＤゲートＧ６の出力
（１第２図に示すようになシ、前記Ｆ−Ｆ回路Ｆ１〜Ｆ
４のセットと異なるタイミングで、Ｆ−Ｆ回路Ｆ５をリ
セットする。この時、同時にＦ＠Ｆ回路回路−６〜Ｆ７
セットするが、ＦＩＩＦ回路Ｆ回路Ｆ７のリセットは論
理緩急のためではな（、Ｆ−Ｆ回路Ｆ５をリセットする
ことによって生じるヒゲパルスの影響を除去するためで
ある。
（１第２図に示すようになシ、前記Ｆ−Ｆ回路Ｆ１〜Ｆ
４のセットと異なるタイミングで、Ｆ−Ｆ回路Ｆ５をリ
セットする。この時、同時にＦ＠Ｆ回路回路−６〜Ｆ７
セットするが、ＦＩＩＦ回路Ｆ回路Ｆ７のリセットは論
理緩急のためではな（、Ｆ−Ｆ回路Ｆ５をリセットする
ことによって生じるヒゲパルスの影響を除去するためで
ある。
信号ｒは、回路全体を１１セツトするたぬの消暑で、信
号ｔはテスト用りロック消暑であり、通常時はｒ、を共
にＬである４、 今、スイッチ６と８がＯＦＦでありスイッチ７゜９．１
０がＯＮであったとすると、信号ＣがＨになった時にＦ
−Ｆ回路Ｆ２Ｊ−Ｆ４をセットしＦ＠Ｆ回Ｆ’ｔ”ＨＦ
５〜Ｆ６をリセットする。このセットは第３図に示す
０′のタイミングで行なわれ、第６図の１０の状態にＦ
＠Ｆ回路回路−１〜Ｆ４態を戻すことになる。すなわち
、：ｌＰ ＊ Ｆ回ｑ’Ｌ Ｆｌの半周期６個分の時間
（発振回路の周波ｖＺが３２７６８Ｈｚの場合には３０
．５２．７ｊｓｅｃＸ ６ ＝ １８３．１０５５μ！
、ｅｃ）が１０秒に一舵分周時間に加えられることにな
り、発振回路が３２７６８Ｈｚの場合、第４図に示すよ
うに歩度に−１，５８２＝ｉｅｃ／ ｄａｙとなる。
号ｔはテスト用りロック消暑であり、通常時はｒ、を共
にＬである４、 今、スイッチ６と８がＯＦＦでありスイッチ７゜９．１
０がＯＮであったとすると、信号ＣがＨになった時にＦ
−Ｆ回路Ｆ２Ｊ−Ｆ４をセットしＦ＠Ｆ回Ｆ’ｔ”ＨＦ
５〜Ｆ６をリセットする。このセットは第３図に示す
０′のタイミングで行なわれ、第６図の１０の状態にＦ
＠Ｆ回路回路−１〜Ｆ４態を戻すことになる。すなわち
、：ｌＰ ＊ Ｆ回ｑ’Ｌ Ｆｌの半周期６個分の時間
（発振回路の周波ｖＺが３２７６８Ｈｚの場合には３０
．５２．７ｊｓｅｃＸ ６ ＝ １８３．１０５５μ！
、ｅｃ）が１０秒に一舵分周時間に加えられることにな
り、発振回路が３２７６８Ｈｚの場合、第４図に示すよ
うに歩度に−１，５８２＝ｉｅｃ／ ｄａｙとなる。
なお、第４図中で、１はスイッチＯＮ、０１−ｊ：スイ
ッチＯＦＦを表わす。
ッチＯＦＦを表わす。
次に、スイッチ６と８と１０がＯＦＦでありスイッチ７
と９がＯＮであったとすると、＠ 会Ｃが■になった時
に前記のごと（Ｆ−Ｆ回路Ｆ２とＦ４會セットし、分局
時間、：１８３．１０５５μ安長くする。そして信号ｄ
がＨＫなった時にＦ−Ｆ回路Ｆ５をリセットする。これ
は第３図を用いて説明すれば、第５図のＯ′の状態をＯ
の状態に戻すことになり、Ｆ４Ｆ回路？ −１の半周期
１６個分の時間４８氏２８１３μ気がざらに分周時間に
加えられて、第４図に示すように歩度は−５，８０１ｓ
ｅｅ／ ａａｙ となる。
と９がＯＮであったとすると、＠ 会Ｃが■になった時
に前記のごと（Ｆ−Ｆ回路Ｆ２とＦ４會セットし、分局
時間、：１８３．１０５５μ安長くする。そして信号ｄ
がＨＫなった時にＦ−Ｆ回路Ｆ５をリセットする。これ
は第３図を用いて説明すれば、第５図のＯ′の状態をＯ
の状態に戻すことになり、Ｆ４Ｆ回路？ −１の半周期
１６個分の時間４８氏２８１３μ気がざらに分周時間に
加えられて、第４図に示すように歩度は−５，８０１ｓ
ｅｅ／ ａａｙ となる。
このように、Ｆ＠Ｆ回路回路−１〜Ｆ４ットとＦ−Ｆ回
路Ｆ５のリセットを異なるタイミングで行なうので、論
理緩急を行なう時の回路の動作遅延時間はＦａ Ｆ回路
Ｆ１〜Ｆ４での遅延時間が主たるものとなり、Ｆ−Ｆ回
路Ｆ１〜ｌ？’５ｉ同じタイミングでセットする従来の
回路で考慮しなければならないＦ−Ｆ回路Ｉ＋’１〜Ｆ
５での遅延時間より短かくなるので、可変変周する段数
の制限がなくなる。例えば実施例としては示さないが、
本実施例の信ａｃ 、ｄと異なるタイミングでＦ ＩＩ
Ｆ回路Ｆ６さらにζＦ７と１ｊセツト（’！ｆｃｌｒ
１セット）することで、遅延時間を考慮することなく可
変分周の段数に増やし、緩′！ｉｊ！、幅をさらにムく
することが己未る。また信号ｃ、ｄと異なるタイミング
でＦ−Ｆ回路Ｆ５を数回にわたってリセツトすることで
緩＠、幅を広くすることも、本発明によれば可能となる
。
路Ｆ５のリセットを異なるタイミングで行なうので、論
理緩急を行なう時の回路の動作遅延時間はＦａ Ｆ回路
Ｆ１〜Ｆ４での遅延時間が主たるものとなり、Ｆ−Ｆ回
路Ｆ１〜ｌ？’５ｉ同じタイミングでセットする従来の
回路で考慮しなければならないＦ−Ｆ回路Ｉ＋’１〜Ｆ
５での遅延時間より短かくなるので、可変変周する段数
の制限がなくなる。例えば実施例としては示さないが、
本実施例の信ａｃ 、ｄと異なるタイミングでＦ ＩＩ
Ｆ回路Ｆ６さらにζＦ７と１ｊセツト（’！ｆｃｌｒ
１セット）することで、遅延時間を考慮することなく可
変分周の段数に増やし、緩′！ｉｊ！、幅をさらにムく
することが己未る。また信号ｃ、ｄと異なるタイミング
でＦ−Ｆ回路Ｆ５を数回にわたってリセツトすることで
緩＠、幅を広くすることも、本発明によれば可能となる
。
以上のように本発明によれば、分周回路の動作遅延時間
による可変分周の段数制限を解消し、緩急幅の広い論理
緩急機能を肩する重子時計用回路を提＃することが出来
る。
による可変分周の段数制限を解消し、緩急幅の広い論理
緩急機能を肩する重子時計用回路を提＃することが出来
る。
第１図は、本発明の一実施例そ示ヤ回路園であり、第２
図および第５図は、それぞれ第１図ぐこ示す回路の主要
な消去のタイミングチャートである。・第４駒に、第１
図の回路におけるスイッチの状態と論理緩急による歩度
の関係を示す図である。 １・・・・・・発振回路 ２・・・・・・第一の可変分局段部 ３・・・・・・第二の可変分周段部 ４・・・・・・第一の記憶回路 ５・・・・・・第二の記憶回路 ６．７，８，９・・・・・・第一のスイッチ群を構成す
るスイッチ １０・・・・・・第二のスイッチ群を構成するスイッチ
１１．１２，１３，１４．１５ ・・・・・・ＭＯＳト
ランジスタ以 上 出願人 株式会社 第二精工舎 代理人 弁理士 東上 倚 第・［。 図
図および第５図は、それぞれ第１図ぐこ示す回路の主要
な消去のタイミングチャートである。・第４駒に、第１
図の回路におけるスイッチの状態と論理緩急による歩度
の関係を示す図である。 １・・・・・・発振回路 ２・・・・・・第一の可変分局段部 ３・・・・・・第二の可変分周段部 ４・・・・・・第一の記憶回路 ５・・・・・・第二の記憶回路 ６．７，８，９・・・・・・第一のスイッチ群を構成す
るスイッチ １０・・・・・・第二のスイッチ群を構成するスイッチ
１１．１２，１３，１４．１５ ・・・・・・ＭＯＳト
ランジスタ以 上 出願人 株式会社 第二精工舎 代理人 弁理士 東上 倚 第・［。 図
Claims (1)
- 発振回路と分周回路を有し該分周回路の一部をセット″
！たけリセットすることで縞理緩急を行なう雷、子時計
において、該分局回路の一部が少なくとも第一のスイッ
チ群の０Ｎ−ＯＦＦ情報に従って論理緩急のたぬにセッ
トまたはリセットされる第一の可変分局段部と、第二の
スイッチ群のＯＮ・ＯＦＦ情報に従って第一の可変分周
段部と異なるタイミングで論理暖色のために１１セツト
またはセットさね、る第二の可変分周段部とからなるこ
とを特徴とする電子時計用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9797882A JPS58214876A (ja) | 1982-06-08 | 1982-06-08 | 電子時計用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9797882A JPS58214876A (ja) | 1982-06-08 | 1982-06-08 | 電子時計用回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58214876A true JPS58214876A (ja) | 1983-12-14 |
Family
ID=14206744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9797882A Pending JPS58214876A (ja) | 1982-06-08 | 1982-06-08 | 電子時計用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58214876A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129789A (en) * | 1979-03-29 | 1980-10-07 | Seiko Epson Corp | Electronic watch |
-
1982
- 1982-06-08 JP JP9797882A patent/JPS58214876A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129789A (en) * | 1979-03-29 | 1980-10-07 | Seiko Epson Corp | Electronic watch |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4929854A (en) | Clock circuit having a clocked output buffer | |
| US5341031A (en) | Stable high speed clock generator | |
| JP3361925B2 (ja) | 集積回路 | |
| JPH11205129A (ja) | 半導体装置 | |
| JPH11214986A (ja) | 半導体装置 | |
| JPH01149516A (ja) | クロック発生装置 | |
| US3989960A (en) | Chattering preventive circuit | |
| US4011516A (en) | Frequency correction arrangement | |
| US5929713A (en) | Oscillating circuitry built in integrated circuitry | |
| JP2611034B2 (ja) | 遅延回路 | |
| JPH10190416A (ja) | フリップフロップ回路 | |
| JPS58214876A (ja) | 電子時計用回路 | |
| EP0183582A1 (en) | Clock buffer circuit with non-saturated pull-up transistor to avoid hot electron effects | |
| US5578954A (en) | Self-timing four-phase clock generator | |
| US4173758A (en) | Driving circuit for electrochromic display devices | |
| JPH04183017A (ja) | フリップフロップ回路 | |
| US4162608A (en) | Electronic timepiece frequency regulating circuit | |
| JP2002335149A (ja) | 半導体集積回路 | |
| JP3723993B2 (ja) | 低速動作保証リードオンリメモリ | |
| JP3259304B2 (ja) | マイクロプロセッサ | |
| JP2550999B2 (ja) | 同期パルス発生回路 | |
| JPS6074815A (ja) | スイツチト・キヤパシタ回路のクロツク発生回路 | |
| JPH05334888A (ja) | 半導体集積回路 | |
| JPS6148727B2 (ja) | ||
| JP3432318B2 (ja) | 半導体装置 |