JPS6148727B2 - - Google Patents
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- JPS6148727B2 JPS6148727B2 JP55051081A JP5108180A JPS6148727B2 JP S6148727 B2 JPS6148727 B2 JP S6148727B2 JP 55051081 A JP55051081 A JP 55051081A JP 5108180 A JP5108180 A JP 5108180A JP S6148727 B2 JPS6148727 B2 JP S6148727B2
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- Japan
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- clock
- circuit
- generation circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Calculators And Similar Devices (AREA)
Description
【発明の詳細な説明】
本発明は低消費電力用CMOS／チツプマイクロ
コンピユータに含まれるシステムクロツク発生回
路に関するものである。
コンピユータに含まれるシステムクロツク発生回
路に関するものである。
例えば時計機能を備えた／チツプマイクロコン
ピユータには、発振器や計時用カウンタ等の如く
システムが動作中であるか待機状態にあるかに拘
わらずクロツク信号を必要とする回路と、システ
ムが待機中の場合には特にクロツク信号が供給さ
れることを必要としない回路とがある。このよう
にマイクロコンピユータを利用して所期の目的を
達成させるためにはシステムが待機中でも動作し
ているクロツクと、待機中は停止するクロツクが
必要とされ、従来から２系統に分けられてクロツ
ク信号が形成されている。
ピユータには、発振器や計時用カウンタ等の如く
システムが動作中であるか待機状態にあるかに拘
わらずクロツク信号を必要とする回路と、システ
ムが待機中の場合には特にクロツク信号が供給さ
れることを必要としない回路とがある。このよう
にマイクロコンピユータを利用して所期の目的を
達成させるためにはシステムが待機中でも動作し
ているクロツクと、待機中は停止するクロツクが
必要とされ、従来から２系統に分けられてクロツ
ク信号が形成されている。
第１図ａは従来のシステムクロツク発生回路で
基本クロツク発生回路A0から出力されるクロツ
クφ01′，φ02′，φ03′はシステムの待機状態でも
動作するもので、このようなクロツク信号に対し
て、システムコントロール信号Ｓによつてゲート
回路B1〜B3を制御することにより、待機中停止
するクロツク信号φ01，φ02，φ03を形成してい
る。第１図ｂは上記システムコントロール信号Ｓ
を発生する回路で、上記クロツク信号φ01′，φ
02′，φ03′を用いたダイナミツク回路Ｅを含んで
構成されており、そのためシステムが待機状態に
あつても基本クロツク発生回路A0をはじめ、シ
ステムコントロール信号発生回路中の回路Ｅ等の
如く、クロツク信号φ01′，φ02′，φ03′に係る回
路が常に動作していることにより消費電力の点か
ら好ましいものとはいえなかつた。
基本クロツク発生回路A0から出力されるクロツ
クφ01′，φ02′，φ03′はシステムの待機状態でも
動作するもので、このようなクロツク信号に対し
て、システムコントロール信号Ｓによつてゲート
回路B1〜B3を制御することにより、待機中停止
するクロツク信号φ01，φ02，φ03を形成してい
る。第１図ｂは上記システムコントロール信号Ｓ
を発生する回路で、上記クロツク信号φ01′，φ
02′，φ03′を用いたダイナミツク回路Ｅを含んで
構成されており、そのためシステムが待機状態に
あつても基本クロツク発生回路A0をはじめ、シ
ステムコントロール信号発生回路中の回路Ｅ等の
如く、クロツク信号φ01′，φ02′，φ03′に係る回
路が常に動作していることにより消費電力の点か
ら好ましいものとはいえなかつた。
本発明は上記従来のシステムクロツク発生回路
に於ける欠点を除去し、低消費電力化を図ること
ができるシステムクロツク発生回路を提供する。
に於ける欠点を除去し、低消費電力化を図ること
ができるシステムクロツク発生回路を提供する。
すなわち、本発明のシステムクロツク発生回路
は、基本クロツク発生回路と、該基本クロツク発
生回路より出力される基本クロツクに基づいて所
定波形のシステムクロツクを発生する論理回路と
を有する、集積回路におけるシステムクロツク発
生回路に於いて、システムクロツク停止指示信号
に基づき、上記基本クロツク発生回路の動作を停
止させると共に、システムクロツク被供給回路へ
の供給信号を上記論理回路の出力信号から所定固
定レベルの信号に切り換える手段と、システムク
ロツク開始指示信号に基づき、上記基本クロツク
発生回路の動作を開始させる手段と、該手段によ
る動作開始後、上記基本クロツク発生回路の出力
状態が特定状態になつたことを検出して、上記シ
ステムクロツク被供給回路への供給信号を上記所
定固定レベルの信号から上記論理回路の出力信号
に切り換える手段とを設けたことを特徴とするも
のである。
は、基本クロツク発生回路と、該基本クロツク発
生回路より出力される基本クロツクに基づいて所
定波形のシステムクロツクを発生する論理回路と
を有する、集積回路におけるシステムクロツク発
生回路に於いて、システムクロツク停止指示信号
に基づき、上記基本クロツク発生回路の動作を停
止させると共に、システムクロツク被供給回路へ
の供給信号を上記論理回路の出力信号から所定固
定レベルの信号に切り換える手段と、システムク
ロツク開始指示信号に基づき、上記基本クロツク
発生回路の動作を開始させる手段と、該手段によ
る動作開始後、上記基本クロツク発生回路の出力
状態が特定状態になつたことを検出して、上記シ
ステムクロツク被供給回路への供給信号を上記所
定固定レベルの信号から上記論理回路の出力信号
に切り換える手段とを設けたことを特徴とするも
のである。
次に実施例を挙げて説明する。
第２図ａはCMOS／チツプマイクロコンピユー
タに組込まれた本発明によるシステムクロツク発
生回路を示し、破線で囲まれたブロツク部Ｈで基
本クロツク信号が形成され、該基本クロツク信号
に基いてシステムクロツクφ１〜φ５が形成され
る。上記システムクロツク発生回路の基本クロツ
ク発生部Ｈは、クロツクジエネレータから出力さ
れたクロツクφ，が与えられたクロツクドイン
バータI1〜I4が順次接続されると共に、インバー
タI2，I4の出力及びインバータI3の反転出力が入
力されたノアゲート１を介してインバータI1の入
力端に接続されている。上記ノアゲート１の入力
端には更に後述する基本クロツク発生停止信号
STが入力され、該停止信号STが“０”の状態で
クロツクドインバータは1/3分周器を構成し、イ
ンバータI1の出力によつてシステムクロツクφ
５、インバータI3の反転信号とインバータI4のオ
ア出力によつてクロツクφ４、インバータI3の反
転信号によつてクロツクφ３、インバータI3とイ
ンバータI4のノア出力からクロツクφ２、更にイ
ンバータI1とインバータI2のノア出力からクロツ
クφ１が形成される。上記各インバータI1〜I4は
第２図ｄに示すCMOS構成のインバータで、クロ
ツクφとして本実施例では水晶発振回路から供給
される32768Hzの周波数をもつクロツクが与えら
れている。各インバータの出力端における信号波
形Ａ，A′，Ｂ，B′、ノアゲート１の出力信号Ｃ
及びシステムクロツクφ１〜φ５の各信号波形の
関係を第３図に示す。ただし後述するクロツクコ
ントロール信号ST及びSLがいずれも“０”の状
態のときの波形を示す。
タに組込まれた本発明によるシステムクロツク発
生回路を示し、破線で囲まれたブロツク部Ｈで基
本クロツク信号が形成され、該基本クロツク信号
に基いてシステムクロツクφ１〜φ５が形成され
る。上記システムクロツク発生回路の基本クロツ
ク発生部Ｈは、クロツクジエネレータから出力さ
れたクロツクφ，が与えられたクロツクドイン
バータI1〜I4が順次接続されると共に、インバー
タI2，I4の出力及びインバータI3の反転出力が入
力されたノアゲート１を介してインバータI1の入
力端に接続されている。上記ノアゲート１の入力
端には更に後述する基本クロツク発生停止信号
STが入力され、該停止信号STが“０”の状態で
クロツクドインバータは1/3分周器を構成し、イ
ンバータI1の出力によつてシステムクロツクφ
５、インバータI3の反転信号とインバータI4のオ
ア出力によつてクロツクφ４、インバータI3の反
転信号によつてクロツクφ３、インバータI3とイ
ンバータI4のノア出力からクロツクφ２、更にイ
ンバータI1とインバータI2のノア出力からクロツ
クφ１が形成される。上記各インバータI1〜I4は
第２図ｄに示すCMOS構成のインバータで、クロ
ツクφとして本実施例では水晶発振回路から供給
される32768Hzの周波数をもつクロツクが与えら
れている。各インバータの出力端における信号波
形Ａ，A′，Ｂ，B′、ノアゲート１の出力信号Ｃ
及びシステムクロツクφ１〜φ５の各信号波形の
関係を第３図に示す。ただし後述するクロツクコ
ントロール信号ST及びSLがいずれも“０”の状
態のときの波形を示す。
形成された信号φ１〜φ５はシステムクロツク
としてCPUに供給され、システムを動作させる
ことになる。同図において１はCPUのインスト
ラクシヨンサイクルを示し、システムクロツクφ
２の立上りから次のφ２の立ち上りまでが本実施
例のCPUにおけるインストラクシヨンサイクル
となつている。第２図ａのシステムクロツク発生
回路において、ノアゲート１に与えられたSTは
基本クロツク発生回路を停止させるクロツクコン
トロール信号で、オアゲート２１〜２５に与えら
れたSLはシステムクロツクを停止させるクロツ
クコントロール信号で、第２図ｂに示すクロツク
コントロール信号発生回路で形成される。該クロ
ツクコントロール信号発生回路はＤ型フリツプフ
ロツプ３，６、RSフリツプフロツプ４，５等か
ら構成され、RSフリツプフロツプ４の出力Ｑが
ST信号として、RSフリツプフロツプ５の出力Ｑ
がSL信号として導出される。第２図ａ，ｂ及び
後述するｃに示した本発明によるシステムクロツ
ク発生回路は、クロツクドインバータ部分を除い
て、CMOSコンプリメンタリなスタテイツク回路
で構成されている。上記システムクロツク発生回
路において、ST信号が“１”の状態になると基
本クロツク発生部Ｈは動作を停止し、各インバー
タ出力端から導出される信号A′，Ａ，B′，Ｂ
は、それぞれ“１”“０”“１”“０”の状態に留
まり、基本クロツク発生のためにチヤージ、デイ
スチヤージの動作はなく電力の消費はない。また
このときクロツクコントロール回路のRSフリツ
プフロツプ５のリセツト入力が“０”の状態であ
るとSL信号は“１”となり、該SL信号はオアゲ
ート２１〜２５にも与えられているためシステム
クロツクφ１〜φ５はすべて“１”の状態にな
り、この状態が保持される。即ちシステムの各ノ
ードの状態は“１”か“０”のある特定の状態で
停止することになる。このことは実際のCMOS回
路においては、極く微量なリーク電流を除いて水
晶発振回路及びバイナリカウンタ回路部での消費
電力だけとなることを意味している。
としてCPUに供給され、システムを動作させる
ことになる。同図において１はCPUのインスト
ラクシヨンサイクルを示し、システムクロツクφ
２の立上りから次のφ２の立ち上りまでが本実施
例のCPUにおけるインストラクシヨンサイクル
となつている。第２図ａのシステムクロツク発生
回路において、ノアゲート１に与えられたSTは
基本クロツク発生回路を停止させるクロツクコン
トロール信号で、オアゲート２１〜２５に与えら
れたSLはシステムクロツクを停止させるクロツ
クコントロール信号で、第２図ｂに示すクロツク
コントロール信号発生回路で形成される。該クロ
ツクコントロール信号発生回路はＤ型フリツプフ
ロツプ３，６、RSフリツプフロツプ４，５等か
ら構成され、RSフリツプフロツプ４の出力Ｑが
ST信号として、RSフリツプフロツプ５の出力Ｑ
がSL信号として導出される。第２図ａ，ｂ及び
後述するｃに示した本発明によるシステムクロツ
ク発生回路は、クロツクドインバータ部分を除い
て、CMOSコンプリメンタリなスタテイツク回路
で構成されている。上記システムクロツク発生回
路において、ST信号が“１”の状態になると基
本クロツク発生部Ｈは動作を停止し、各インバー
タ出力端から導出される信号A′，Ａ，B′，Ｂ
は、それぞれ“１”“０”“１”“０”の状態に留
まり、基本クロツク発生のためにチヤージ、デイ
スチヤージの動作はなく電力の消費はない。また
このときクロツクコントロール回路のRSフリツ
プフロツプ５のリセツト入力が“０”の状態であ
るとSL信号は“１”となり、該SL信号はオアゲ
ート２１〜２５にも与えられているためシステム
クロツクφ１〜φ５はすべて“１”の状態にな
り、この状態が保持される。即ちシステムの各ノ
ードの状態は“１”か“０”のある特定の状態で
停止することになる。このことは実際のCMOS回
路においては、極く微量なリーク電流を除いて水
晶発振回路及びバイナリカウンタ回路部での消費
電力だけとなることを意味している。
尚同じ／チツプマイクロコンピユータ内にはス
タテイツク回路の他、第５図ａ及びｂに示す如く
システムクロツクφiが入力されたダイナミツク
回路が用いられているが、これらダイナミツク回
路においても、上記システムクロツクが一定レベ
ルに保持されることにより、回路ａはプリチヤー
ジ状態となつて出力は“０”に保持され、回路ｂ
は単純なインバータとして動作し、いずれにして
もシステムの各ノードは完全に“１”か“０”の
定まつた状態で停止する。
タテイツク回路の他、第５図ａ及びｂに示す如く
システムクロツクφiが入力されたダイナミツク
回路が用いられているが、これらダイナミツク回
路においても、上記システムクロツクが一定レベ
ルに保持されることにより、回路ａはプリチヤー
ジ状態となつて出力は“０”に保持され、回路ｂ
は単純なインバータとして動作し、いずれにして
もシステムの各ノードは完全に“１”か“０”の
定まつた状態で停止する。
第２図ｂのクロツクコントロール信号発生回路
について今少し動作と共に詳しく説明する。尚、
クロツクコントロール回路で信号ACLはシステ
ムの電源投入時に一定時間“１”となり、ST＝
“０”，SL＝“０”としてシステムを動作状態に初
期設定するための信号で、ACL＝“０”として説
明する。
について今少し動作と共に詳しく説明する。尚、
クロツクコントロール回路で信号ACLはシステ
ムの電源投入時に一定時間“１”となり、ST＝
“０”，SL＝“０”としてシステムを動作状態に初
期設定するための信号で、ACL＝“０”として説
明する。
RSフリツプフロツプ４のセツト端子に入力さ
れたCEND信号は、システムが動作中にプログラ
ムの中でクロツク停止命令が実行されたときに生
じるマイクロオーダで、待機状態ではCEND信号
は“０”状態に保持されている。Ｄ型フリツプフ
ロツプ３に入力されたスタート信号STARTは、
CMOSLSI入力回路、または第２図ｃに示すバイ
ナリカウンタから、待機中システムクロツクに関
係のないスタテイツク回路によつて供給される。
Ｄ型フリツプフロツプ３のクロツク端に供給され
ているクロツクf14は第２図ｃに示すバイナリカ
ウンタの２段目から導出される信号で、上記スタ
ート信号STARTによつてシステムが動作状態に
移るとき、一定のタイミングからスタートさせる
ための同期信号として用いられる。フリツプフロ
ツプ５及び６に供給されているクロツク信号φ
2′，２′も同じ目的で用いられている。
れたCEND信号は、システムが動作中にプログラ
ムの中でクロツク停止命令が実行されたときに生
じるマイクロオーダで、待機状態ではCEND信号
は“０”状態に保持されている。Ｄ型フリツプフ
ロツプ３に入力されたスタート信号STARTは、
CMOSLSI入力回路、または第２図ｃに示すバイ
ナリカウンタから、待機中システムクロツクに関
係のないスタテイツク回路によつて供給される。
Ｄ型フリツプフロツプ３のクロツク端に供給され
ているクロツクf14は第２図ｃに示すバイナリカ
ウンタの２段目から導出される信号で、上記スタ
ート信号STARTによつてシステムが動作状態に
移るとき、一定のタイミングからスタートさせる
ための同期信号として用いられる。フリツプフロ
ツプ５及び６に供給されているクロツク信号φ
2′，２′も同じ目的で用いられている。
次に上記システムクロツク発振回路の動作を、
システム動作中から待機状態に移りまた動作状態
に移る場合を、第４図のタイミングチヤートを用
いて説明する。動作中に待機のための指令が発せ
られると、インストラクシヨンサイクルの開始端
（φ2′の立ち上り）でクロツク停止用マイクロオ
ーダCEND信号が立ち上り（図中点P1）、フリツ
プフロツプ４及びフリツプフロツプ５がセツトさ
れ、ST信号によつて基本クロツク発生回路が停
止し、SL信号によつてノアゲート２１〜２５の
出力レベルが一定に保持され、システムクロツク
φ１〜φ５が一定レベルに保持されてシステムは
待機状態に移る（図中点P1）。尚上記CEND信号
はP1点よりシステムクロツクがすべて“１”とな
り、プリチヤージ状態になつたとき“０”とな
る。START信号がない限りラツチされた状態に
あるST信号及びSL信号によつてシステムは待機
状態を保つ。START信号が任意のタイミングで
入力されると、フリツプフロツプ３の出力によつ
て形成されるRin信号は、例えばタイミングチヤ
ートに示すようにクロツクf14の立ち下がりに同
期して出力される（図中点P2）。上記Rin信号に
よりフリツプフロツプ４がリセツトされることか
らST信号もまたリセツトされ基本クロツク発生
部Ｈの動作停止が解除されて動作を開始し、信号
A′，Ａ，B′，Ｂが順次形成される。基本クロツ
ク発生部Ｈが動作を再開して後基本クロツクφ
2′が“１”になる時点でフリツプフロツプ５の出
力によるSL信号はリセツトされシステムクロツ
クφ２に続いて他のシステムクロツクφ１，φ
３，φ４，φ５も順次発生する。
システム動作中から待機状態に移りまた動作状態
に移る場合を、第４図のタイミングチヤートを用
いて説明する。動作中に待機のための指令が発せ
られると、インストラクシヨンサイクルの開始端
（φ2′の立ち上り）でクロツク停止用マイクロオ
ーダCEND信号が立ち上り（図中点P1）、フリツ
プフロツプ４及びフリツプフロツプ５がセツトさ
れ、ST信号によつて基本クロツク発生回路が停
止し、SL信号によつてノアゲート２１〜２５の
出力レベルが一定に保持され、システムクロツク
φ１〜φ５が一定レベルに保持されてシステムは
待機状態に移る（図中点P1）。尚上記CEND信号
はP1点よりシステムクロツクがすべて“１”とな
り、プリチヤージ状態になつたとき“０”とな
る。START信号がない限りラツチされた状態に
あるST信号及びSL信号によつてシステムは待機
状態を保つ。START信号が任意のタイミングで
入力されると、フリツプフロツプ３の出力によつ
て形成されるRin信号は、例えばタイミングチヤ
ートに示すようにクロツクf14の立ち下がりに同
期して出力される（図中点P2）。上記Rin信号に
よりフリツプフロツプ４がリセツトされることか
らST信号もまたリセツトされ基本クロツク発生
部Ｈの動作停止が解除されて動作を開始し、信号
A′，Ａ，B′，Ｂが順次形成される。基本クロツ
ク発生部Ｈが動作を再開して後基本クロツクφ
2′が“１”になる時点でフリツプフロツプ５の出
力によるSL信号はリセツトされシステムクロツ
クφ２に続いて他のシステムクロツクφ１，φ
３，φ４，φ５も順次発生する。
ここでフリツプフロツプ３にクロツクf14を与
えて同期をとることは、クロツクφの立ち下りに
同期させてST信号をリセツトし、基本クロツク
発生部のノアゲート１における出力波形Ｃをイン
バータI1に伝達する際、クロツクドインバータが
必ずクロツクφの半周期間開いて確実に動作する
ことを保証するためである。従つて、クロツク
f14の代りにクロツクφまたは第２図ｃのバイナ
リカウンタの任意出力を与えても同様の目的を達
成し得る。また基本クロツクφ2′によつて同期を
とり、システムクロツクをφ２から再動作させて
いるのは、本実施例のCPUのインストラクシヨ
ンサイクルがシステムクロツクφ２からスタート
するためである。尚SL信号が入力されたフリツ
プフロツプ６によつてタイミングチヤートのP3点
から１インストラクシヨンサイクルの間発生する
信号は、スタート時にCPU中のプログラムカ
ウンタを特定のアドレスに設定し、またこの間イ
ンストラクシヨンの発生を禁止し、システムをス
ムーズにスタートさせる役目を果す。
えて同期をとることは、クロツクφの立ち下りに
同期させてST信号をリセツトし、基本クロツク
発生部のノアゲート１における出力波形Ｃをイン
バータI1に伝達する際、クロツクドインバータが
必ずクロツクφの半周期間開いて確実に動作する
ことを保証するためである。従つて、クロツク
f14の代りにクロツクφまたは第２図ｃのバイナ
リカウンタの任意出力を与えても同様の目的を達
成し得る。また基本クロツクφ2′によつて同期を
とり、システムクロツクをφ２から再動作させて
いるのは、本実施例のCPUのインストラクシヨ
ンサイクルがシステムクロツクφ２からスタート
するためである。尚SL信号が入力されたフリツ
プフロツプ６によつてタイミングチヤートのP3点
から１インストラクシヨンサイクルの間発生する
信号は、スタート時にCPU中のプログラムカ
ウンタを特定のアドレスに設定し、またこの間イ
ンストラクシヨンの発生を禁止し、システムをス
ムーズにスタートさせる役目を果す。
以上詳細に説明したように、本発明によるシス
テムクロツク発生回路は、基本クロツク発生回路
と、該基本クロツク発生回路より出力される基本
クロツクに基づいて所定波形のシステムクロツク
を発生する論理回路とを有する、集積回路におけ
るシステムクロツク発生回路に於いて、システム
クロツク停止指示信号に基づき、上記基本クロツ
ク発生回路の動作を停止させると共に、システム
クロツク被供給回路への供給信号を上記論理回路
の出力信号から所定固定レベルの信号に切り換え
る手段と、システムクロツク開始指示信号に基づ
き、上記基本クロツク発生回路の動作を開始させ
る手段と、該手段による動作開始後、上記基本ク
ロツク発生回路の出力状態が特定状態になつたこ
とを検出して、上記システムクロツク被供給回路
への供給信号を上記所定固定レベルの信号から上
記論理回路の出力信号に切り換える手段とを設け
たことを特徴とするものである。したがつて、本
発明によれば、消費電力の低減化を達成すること
ができるものである。また、システム再起動時の
同期も正しくとることができるものである。
テムクロツク発生回路は、基本クロツク発生回路
と、該基本クロツク発生回路より出力される基本
クロツクに基づいて所定波形のシステムクロツク
を発生する論理回路とを有する、集積回路におけ
るシステムクロツク発生回路に於いて、システム
クロツク停止指示信号に基づき、上記基本クロツ
ク発生回路の動作を停止させると共に、システム
クロツク被供給回路への供給信号を上記論理回路
の出力信号から所定固定レベルの信号に切り換え
る手段と、システムクロツク開始指示信号に基づ
き、上記基本クロツク発生回路の動作を開始させ
る手段と、該手段による動作開始後、上記基本ク
ロツク発生回路の出力状態が特定状態になつたこ
とを検出して、上記システムクロツク被供給回路
への供給信号を上記所定固定レベルの信号から上
記論理回路の出力信号に切り換える手段とを設け
たことを特徴とするものである。したがつて、本
発明によれば、消費電力の低減化を達成すること
ができるものである。また、システム再起動時の
同期も正しくとることができるものである。
第１図ａ，ｂは従来回路を示すブロツク図、第
２図ａ，ｂ，ｃは本発明による実施例を示す各要
部ブロツク図、第２図ｄは第２図ａの要部を構成
する回路図、第３図は第２図ａの各点における出
力信号波形図、第４図は本発明の実施例の動作を
説明するためのタイミングチヤート、第５図ａ，
ｂはシステムの一部を構成するダイナミツク回路
図である。 Ｈ：基本クロツク発生部、I1〜I4：クロツクド
インバータ、ST，SL：クロツクコントロール信
号、φ１〜φ５：システムクロツク。
２図ａ，ｂ，ｃは本発明による実施例を示す各要
部ブロツク図、第２図ｄは第２図ａの要部を構成
する回路図、第３図は第２図ａの各点における出
力信号波形図、第４図は本発明の実施例の動作を
説明するためのタイミングチヤート、第５図ａ，
ｂはシステムの一部を構成するダイナミツク回路
図である。 Ｈ：基本クロツク発生部、I1〜I4：クロツクド
インバータ、ST，SL：クロツクコントロール信
号、φ１〜φ５：システムクロツク。
Claims (1)
- 【特許請求の範囲】 １ 基本クロツク発生回路と、 該基本クロツク発生回路より出力される基本ク
ロツクに基づいて所定波形のシステムクロツクを
発生する論理回路とを有する、集積回路における
システムクロツク発生回路に於いて、 システムクロツク停止指示信号に基づき、上記
基本クロツク発生回路の動作を停止させると共
に、システムクロツク被供給回路への供給信号を
上記論理回路の出力信号から所定固定レベルの信
号に切り換える手段と、 システムクロツク開始指示信号に基づき、上記
基本クロツク発生回路の動作を開始させる手段
と、 該手段による動作開始後、上記基本クロツク発
生回路の出力状態が特定状態になつたことを検出
して、上記システムクロツク被供給回路への供給
信号を上記所定固定レベルの信号から上記論理回
路の出力信号に切り換える手段とを設けたことを
特徴とする、集積回路におけるシステムクロツク
発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5108180A JPS56147221A (en) | 1980-04-15 | 1980-04-15 | System clock generating circuit in integrated circuit |
| US06/254,543 US4463440A (en) | 1980-04-15 | 1981-04-15 | System clock generator in integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5108180A JPS56147221A (en) | 1980-04-15 | 1980-04-15 | System clock generating circuit in integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56147221A JPS56147221A (en) | 1981-11-16 |
| JPS6148727B2 true JPS6148727B2 (ja) | 1986-10-25 |
Family
ID=12876857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5108180A Granted JPS56147221A (en) | 1980-04-15 | 1980-04-15 | System clock generating circuit in integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56147221A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04107623A (ja) * | 1990-08-28 | 1992-04-09 | Seiko Epson Corp | 表示装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149432A (en) * | 1976-06-08 | 1977-12-12 | Toshiba Corp | Electronic device |
| JPS5312247A (en) * | 1976-07-21 | 1978-02-03 | Toshiba Corp | Electronic desk computer with clock |
| JPS5368051A (en) * | 1976-11-29 | 1978-06-17 | Sharp Corp | Integrated circuit device |
-
1980
- 1980-04-15 JP JP5108180A patent/JPS56147221A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56147221A (en) | 1981-11-16 |
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