JPS58215565A - ピ−ク値検出回路 - Google Patents
ピ−ク値検出回路Info
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- JPS58215565A JPS58215565A JP57099727A JP9972782A JPS58215565A JP S58215565 A JPS58215565 A JP S58215565A JP 57099727 A JP57099727 A JP 57099727A JP 9972782 A JP9972782 A JP 9972782A JP S58215565 A JPS58215565 A JP S58215565A
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- 238000001514 detection method Methods 0.000 claims description 4
- 238000005259 measurement Methods 0.000 abstract description 6
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 12
- 230000000630 rising effect Effects 0.000 description 5
- 238000005070 sampling Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/04—Measuring peak values or amplitude or envelope of AC or of pulses
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- Engineering & Computer Science (AREA)
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- Analogue/Digital Conversion (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアナログ回路の分野に属し、アナログ回路の測
定に関するものである。
定に関するものである。
一般に、アナログディバイスの測定の中でノイズ測定と
いわれるものがある。これはアナログディバーイスの入
力条件を一定にした時、出力端子に現われるレベルの不
均一性（ドリフトともいう）を測定するもので、波形の
最大値と最小値の差を測定して得られるものである。
いわれるものがある。これはアナログディバーイスの入
力条件を一定にした時、出力端子に現われるレベルの不
均一性（ドリフトともいう）を測定するもので、波形の
最大値と最小値の差を測定して得られるものである。
従来は第１図に示す様によく知られたピーク値検出回路
によって測定してきた。この動作は、アナログ入力端子
ＶｒＮにアナログ信号が入シ、もし正の電圧がくるとオ
ペアンプ（ＩＣＩ ）からダイオード（Ｄｌ）を通して
コンデンサ（Ｃ１）Ｋ正電圧として充電される。アナロ
グ信号がコンデンサ（Ｃ１）の電圧よル低い時は、コン
デンサに蓄えられた電荷はそのままであるが、アナログ
信号がコンデンサ（Ｃ１）の電圧よシ高い時は、さらに
コンデンサ（Ｃ１）は充電されることになシ。
によって測定してきた。この動作は、アナログ入力端子
ＶｒＮにアナログ信号が入シ、もし正の電圧がくるとオ
ペアンプ（ＩＣＩ ）からダイオード（Ｄｌ）を通して
コンデンサ（Ｃ１）Ｋ正電圧として充電される。アナロ
グ信号がコンデンサ（Ｃ１）の電圧よル低い時は、コン
デンサに蓄えられた電荷はそのままであるが、アナログ
信号がコンデンサ（Ｃ１）の電圧よシ高い時は、さらに
コンデンサ（Ｃ１）は充電されることになシ。
これで正電圧に対するピーク値がコンデンサ（Ｃ１）に
保持される事になる。又アナログ入力信号が負の場合は
接地電位からコンデンサ（Ｃ２〕を通り、ダイオード（
Ｂ２）を通シオペアンプ（ＩＣ２）と電流が流れ、コン
デンサ（Ｃ２）に負の電圧として充電される。動作は正
の電圧の時と同様で、コンデンサ（Ｃ２）には負の電圧
のピーク値が保持される事になる。そしてそれぞれの出
力ＯＵ Ｔ （−１−１と０ＵＴ（→の差を取れば、ピ
ーク値が得られる。しかしノイズ測定は長時間の変化を
みる為、コンデンサ自身のリーク又はコンデンサに接続
されている部品にリークがあると誤差が生じる事になる
。又速い周波数や遅い周波数のノイズもあり追従性に対
してコンデンサの選び方にも問題があった。
保持される事になる。又アナログ入力信号が負の場合は
接地電位からコンデンサ（Ｃ２〕を通り、ダイオード（
Ｂ２）を通シオペアンプ（ＩＣ２）と電流が流れ、コン
デンサ（Ｃ２）に負の電圧として充電される。動作は正
の電圧の時と同様で、コンデンサ（Ｃ２）には負の電圧
のピーク値が保持される事になる。そしてそれぞれの出
力ＯＵ Ｔ （−１−１と０ＵＴ（→の差を取れば、ピ
ーク値が得られる。しかしノイズ測定は長時間の変化を
みる為、コンデンサ自身のリーク又はコンデンサに接続
されている部品にリークがあると誤差が生じる事になる
。又速い周波数や遅い周波数のノイズもあり追従性に対
してコンデンサの選び方にも問題があった。
本発明はこれらの問題点を解決する為に考えられたもの
である。
である。
以下本発明について説明する。
第２図に本発明の一実施例を示す。
第２図のようにアナログディジタル変換器（以下Ａ／Ｄ
変換器という）（ＡＤ）のディジタル出力端子（ＤＯＵ
Ｔ ）を記憶回路（ＬＡＩ）、（Ｌｉ２）及び（Ｌｉ２
）のデータ入力端子（ＬＩＩ）。
変換器という）（ＡＤ）のディジタル出力端子（ＤＯＵ
Ｔ ）を記憶回路（ＬＡＩ）、（Ｌｉ２）及び（Ｌｉ２
）のデータ入力端子（ＬＩＩ）。
（ＬＩ２）及び（ＬＩ３）にそれぞれ接続し、さらに比
較回路（ＣＭｌ）及び（０Ｍ２ ）の一方のデータ入力
端子（ＣＡ１）及び（ＣＡ２）にそれぞれ接続し、記憶
回路（ＬＡｌ）のデータ出力端子（ＬＯＩ）を比較回路
（ＣＭＩ）の他方のデータ入力端子（ＣＢ１）に接続し
、記憶回路（Ｌｉ２）のデータ出力端子（ＬＯ２）を選
択回路（ＳＥ）の一方のデータ入力端子（ＳＡ）に、又
記憶回路（Ｌｉ２）のデータ出力端子（ＬＯ３）を選択
回路（ＳＥ）の他方のデータ入力端子（ＳＢ）にそれぞ
れ接続し１選択回路（ＳＥ）のデータ出力端子（ＳＯ）
を比較回路（０Ｍ２）の他方のデータ入力端子（ＣＢ２
）に接続し、比較側Ｍ（ＣＭｌ）の制御出力端子（Ｃ０
１）を選択回路（ＳＥ）の選択制御入力端子（ＳＩＮ）
及び書込み制御回路（ＷＣ）の選択入力端子（ＷＩＩＩ
Ｎ）に接続し、比較回路（０Ｍ２）の制御出力端子（Ｃ
０２）を書込み制御回路（ＷＣ）のクロック制御入力端
子（ＷｔＮ）に接続し、書込み制御回路（ＷＣ）の３つ
のクロック入力端子（ＷＯＩ ）、（ＷＯ２）及び（Ｗ
Ｏ３）を記憶回路（ＬＡＩ ）、（Ｌｉ２ ）及び（Ｌ
ｉ２）のクロック入力端子（ＣＬ １ ）。
較回路（ＣＭｌ）及び（０Ｍ２ ）の一方のデータ入力
端子（ＣＡ１）及び（ＣＡ２）にそれぞれ接続し、記憶
回路（ＬＡｌ）のデータ出力端子（ＬＯＩ）を比較回路
（ＣＭＩ）の他方のデータ入力端子（ＣＢ１）に接続し
、記憶回路（Ｌｉ２）のデータ出力端子（ＬＯ２）を選
択回路（ＳＥ）の一方のデータ入力端子（ＳＡ）に、又
記憶回路（Ｌｉ２）のデータ出力端子（ＬＯ３）を選択
回路（ＳＥ）の他方のデータ入力端子（ＳＢ）にそれぞ
れ接続し１選択回路（ＳＥ）のデータ出力端子（ＳＯ）
を比較回路（０Ｍ２）の他方のデータ入力端子（ＣＢ２
）に接続し、比較側Ｍ（ＣＭｌ）の制御出力端子（Ｃ０
１）を選択回路（ＳＥ）の選択制御入力端子（ＳＩＮ）
及び書込み制御回路（ＷＣ）の選択入力端子（ＷＩＩＩ
Ｎ）に接続し、比較回路（０Ｍ２）の制御出力端子（Ｃ
０２）を書込み制御回路（ＷＣ）のクロック制御入力端
子（ＷｔＮ）に接続し、書込み制御回路（ＷＣ）の３つ
のクロック入力端子（ＷＯＩ ）、（ＷＯ２）及び（Ｗ
Ｏ３）を記憶回路（ＬＡＩ ）、（Ｌｉ２ ）及び（Ｌ
ｉ２）のクロック入力端子（ＣＬ １ ）。
（ＣＬ２）及び（ＣＬ３）にそれぞれ接続して構成する
。
。
動作原理は以下の通りである。まず始めに、アナログ信
号が現時点に於て立上シの状態であるか。
号が現時点に於て立上シの状態であるか。
立下りの状態であるかを記憶回路（ＬＡＩ）と比較回路
（ＣＭＩ）により検出する。次に波形が立上シの状態に
あれば、現時点のデータと、データの最大値と比較し、
波形が立下りの状態にあれば現時点のデータとデータの
最小値を比較するということを記憶回路（Ｌｉ２）及び
（Ｌｉ２）と選択回路（８Ｅ）及び比較回路（０Ｍ２）
とで行う。
（ＣＭＩ）により検出する。次に波形が立上シの状態に
あれば、現時点のデータと、データの最大値と比較し、
波形が立下りの状態にあれば現時点のデータとデータの
最小値を比較するということを記憶回路（Ｌｉ２）及び
（Ｌｉ２）と選択回路（８Ｅ）及び比較回路（０Ｍ２）
とで行う。
次に現時点のデータが今までの最大値と比較して大きい
又は現時点のデータが今までの最小値よりも小さい時は
、現時点のデータを最大値又は最小値とする為に書込み
制御回路より記憶回路にクロックパルスを送ってデータ
を更新する。以上述べた３つの動作の繰返しで最大値、
最小値を求める。
又は現時点のデータが今までの最小値よりも小さい時は
、現時点のデータを最大値又は最小値とする為に書込み
制御回路より記憶回路にクロックパルスを送ってデータ
を更新する。以上述べた３つの動作の繰返しで最大値、
最小値を求める。
今Ａ／Ｄ変換器の入力（ＡＩＮ）にアナログ信号ＶＩＮ
が入ってきたとする。ある時点においてアナログ信号を
サンプリングしてＡ／Ｄ変換器（ＡＤ）に取込みディジ
タル値は変換され、Ａ／Ｄ変換器（ＡＤ）のデータ出力
（Ｄｏｕｒ ）より現時点に取込んだデータが出力され
る。まず、このデータが比較回路（ＣＭＩ）のデータ入
力（ＣＡＩ）に入力され、一方記憶回路（ＬＡＩ）には
、現時点に於てサンプリングした１つ前のサンプリング
データが記憶されていて、そのデータが比較回路（ＣＭ
ｌ）のデータ入力（ＣＢＩ）に入力でれる。ここで現時
点のデータと１つ前のデータが比較される事になる。そ
の結果、現時点のデータが大きい場合、現時点ではアナ
ログ信号は立上りの状態であるという事がわかり、又現
時点のデータが小さい場合アナログ信号は立下シの状態
である事がわかる。比較した結果を選択回路（ＳＥ）の
選択制御入力端子（ＳｘＮ）に入力する。もし、現時点
で立上りの状態であれば、今までのデータの最大値と比
較する事になり、最大値を記憶しである記憶回路（Ｌｉ
２）よυ最大値が選択回＊（８Ｅ）のデータ入力端子（
８Ａ）を通り比較回路（０Ｍ２）のデータ入力端子（Ｃ
Ｂ２）に入力される。比較回路（０Ｍ２）のデータ入力
端子（ＣＡ２）には現時点でのデータが入力され、これ
らが比較される。ここで現時点でのデータが最大値より
大きい場合、比較回路（０Ｍ２）の出力（ＣＯ２）が書
込み制御回路（ＷＣ）のクロック制御入力端子（ＷＩＮ
）Ｋ入力され、比較回路（ＣＭＩ、）よシの出力（ｃｏ
Ｂが選択入力端子（Ｗ８ＩＮ）に入力される事によりク
ロック出力端子（ＷＯ２）よりクロックが出て今までの
最大値を記憶している記憶回路（Ｌｉ２）のクロック入
力端子（ＣＬ２）に入力され入力端子（ＬＩ ２ ）よ
シ現時点のサンプリングデータが新たに最大値と記憶さ
れる事になる。又現時点のデータが最大値よシ小さい場
合は最大値のデータは更新されず書込み制御回路（ＷＣ
）よりの最大値更新のためのクロックパルスは出す最大
値は変化しない。又立下り状態に於ても立上シ状態と同
様に、最小値を記憶している記憶回路（Ｌｉ２）のデー
タ出力（ＬＯ３）が選択回路（ＳＥ）で選択され比較回
路（０Ｍ２）のデータ入力（ＣＢ２）に入力され、現時
点のデータと比較される事になる。現時点のデータが最
小値よりも小さい時前と同様書込み制御回路（ＷＣ）の
クロック出力端子（ＷＯ３）よりクロックパルスが記憶
回路（Ｌｉ２）のクロック入力端子（ＣＬ３〕に入力さ
れ、現時点のデータが最小値として新たに記憶される。
が入ってきたとする。ある時点においてアナログ信号を
サンプリングしてＡ／Ｄ変換器（ＡＤ）に取込みディジ
タル値は変換され、Ａ／Ｄ変換器（ＡＤ）のデータ出力
（Ｄｏｕｒ ）より現時点に取込んだデータが出力され
る。まず、このデータが比較回路（ＣＭＩ）のデータ入
力（ＣＡＩ）に入力され、一方記憶回路（ＬＡＩ）には
、現時点に於てサンプリングした１つ前のサンプリング
データが記憶されていて、そのデータが比較回路（ＣＭ
ｌ）のデータ入力（ＣＢＩ）に入力でれる。ここで現時
点のデータと１つ前のデータが比較される事になる。そ
の結果、現時点のデータが大きい場合、現時点ではアナ
ログ信号は立上りの状態であるという事がわかり、又現
時点のデータが小さい場合アナログ信号は立下シの状態
である事がわかる。比較した結果を選択回路（ＳＥ）の
選択制御入力端子（ＳｘＮ）に入力する。もし、現時点
で立上りの状態であれば、今までのデータの最大値と比
較する事になり、最大値を記憶しである記憶回路（Ｌｉ
２）よυ最大値が選択回＊（８Ｅ）のデータ入力端子（
８Ａ）を通り比較回路（０Ｍ２）のデータ入力端子（Ｃ
Ｂ２）に入力される。比較回路（０Ｍ２）のデータ入力
端子（ＣＡ２）には現時点でのデータが入力され、これ
らが比較される。ここで現時点でのデータが最大値より
大きい場合、比較回路（０Ｍ２）の出力（ＣＯ２）が書
込み制御回路（ＷＣ）のクロック制御入力端子（ＷＩＮ
）Ｋ入力され、比較回路（ＣＭＩ、）よシの出力（ｃｏ
Ｂが選択入力端子（Ｗ８ＩＮ）に入力される事によりク
ロック出力端子（ＷＯ２）よりクロックが出て今までの
最大値を記憶している記憶回路（Ｌｉ２）のクロック入
力端子（ＣＬ２）に入力され入力端子（ＬＩ ２ ）よ
シ現時点のサンプリングデータが新たに最大値と記憶さ
れる事になる。又現時点のデータが最大値よシ小さい場
合は最大値のデータは更新されず書込み制御回路（ＷＣ
）よりの最大値更新のためのクロックパルスは出す最大
値は変化しない。又立下り状態に於ても立上シ状態と同
様に、最小値を記憶している記憶回路（Ｌｉ２）のデー
タ出力（ＬＯ３）が選択回路（ＳＥ）で選択され比較回
路（０Ｍ２）のデータ入力（ＣＢ２）に入力され、現時
点のデータと比較される事になる。現時点のデータが最
小値よりも小さい時前と同様書込み制御回路（ＷＣ）の
クロック出力端子（ＷＯ３）よりクロックパルスが記憶
回路（Ｌｉ２）のクロック入力端子（ＣＬ３〕に入力さ
れ、現時点のデータが最小値として新たに記憶される。
又現時点のデータが最小値に比べて大きい場合は変化は
ない。ざらにＡ／Ｄ変換器（ＡＤ）が次のアナログ信号
をサンプリングするまでに書込み制御回路（ｗｅ）のク
ロック出力端子（ＷＯＩ）からクロックを出し記憶回路
（ＬＡＩ）のクロック入力端子（ＣＬＩ）に入力され、
現時点でのデータを記憶回路（ＬＡｌ）に記憶する。以
上が、Ａ／Ｄ変換器がサンプリングを行って次のサンプ
リングを行うまでの動作である。
ない。ざらにＡ／Ｄ変換器（ＡＤ）が次のアナログ信号
をサンプリングするまでに書込み制御回路（ｗｅ）のク
ロック出力端子（ＷＯＩ）からクロックを出し記憶回路
（ＬＡＩ）のクロック入力端子（ＣＬＩ）に入力され、
現時点でのデータを記憶回路（ＬＡｌ）に記憶する。以
上が、Ａ／Ｄ変換器がサンプリングを行って次のサンプ
リングを行うまでの動作である。
これを任意の時間繰返して行うことにより、記憶回路（
Ｌｉ２）に今までの最大値が記憶され記憶回路（Ｌｉ２
）に今までの最小値が記憶されている事になる。従りて
この差を求める事によ郵期待するピーク値が得られる。
Ｌｉ２）に今までの最大値が記憶され記憶回路（Ｌｉ２
）に今までの最小値が記憶されている事になる。従りて
この差を求める事によ郵期待するピーク値が得られる。
本発明を使用する事により、従来の問題点であるリーク
による誤差に対しては、ディジタルで記憶している為、
なくなシ、又高速のＡ／Ｄ変換器を使用する事により、
ノイズの周波数依存性を考える必要がなくなシ、精度の
良い測定が可能になる。
による誤差に対しては、ディジタルで記憶している為、
なくなシ、又高速のＡ／Ｄ変換器を使用する事により、
ノイズの周波数依存性を考える必要がなくなシ、精度の
良い測定が可能になる。
第１図は従来のピーク値検出回路を示す図、第２図は本
発明のピーク値検出回路を示す図である。 Ｖ ＩＮ−−−−・−アナログ信号入力、ＩＣ１，ＩＣ
２・・・・・・オペアンプ、Ｄ１．Ｄ２・・・・・・ダ
イオード。 ＣＩ、Ｃ２・・・・・・コンデンサ、０ＵＴ（＋）、０
ＵＴ（→・・・・・・最大及び最小データ出力。
発明のピーク値検出回路を示す図である。 Ｖ ＩＮ−−−−・−アナログ信号入力、ＩＣ１，ＩＣ
２・・・・・・オペアンプ、Ｄ１．Ｄ２・・・・・・ダ
イオード。 ＣＩ、Ｃ２・・・・・・コンデンサ、０ＵＴ（＋）、０
ＵＴ（→・・・・・・最大及び最小データ出力。
Claims (1)
- 【特許請求の範囲】 アナログディジタル変換器のデータ出力を第１ないし第
３の記憶回路のデータ入力端子に供給し。 さらに第１および第２の比較回路の一方のデータ入力端
子にそれぞれ供給し、前記第１の記憶回路のデータ出力
を前記第１の比較回路の他方のデータ入力端子に供給し
、前記第２の記憶回路のデータ出力を選択回路の一方の
データ入力端子に、又前記第３の記憶回路のデータ出力
を前記選択回路の他方のデータ入力端子にそれぞれ供給
し、前記選択回路のデータ出力端子を前記第２の比較回
路の他方のデータ入力端子に供給し、前記第１の比較回
路の制御出力端子を前記選択回路の選択制御入力端子及
び書込み制御回路の選択入力端子に接続し、前記比較回
路の制御出力端子を前記書込み制御回路のクロック制御
入力端子に接続し、前記書込み制御回路の３つのクロッ
ク出力端子を前記第１ないしｗｃ３の記憶回路のクロッ
ク入力端子にそれぞれ接続して構成されるピーク値検出
回Ｖ！＆。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099727A JPS58215565A (ja) | 1982-06-10 | 1982-06-10 | ピ−ク値検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099727A JPS58215565A (ja) | 1982-06-10 | 1982-06-10 | ピ−ク値検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58215565A true JPS58215565A (ja) | 1983-12-15 |
Family
ID=14255098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57099727A Pending JPS58215565A (ja) | 1982-06-10 | 1982-06-10 | ピ−ク値検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215565A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2619632A1 (fr) * | 1987-08-21 | 1989-02-24 | Itt Composants Instr | Dispositif de mesure de la valeur de crete d'une tension |
| JPH0540886U (ja) * | 1991-11-08 | 1993-06-01 | 株式会社アドバンテスト | ピークホールド回路 |
| JP2008504529A (ja) * | 2004-06-23 | 2008-02-14 | テラディン インコーポレイティッド | 比較器フィードバックピーク検出器 |
-
1982
- 1982-06-10 JP JP57099727A patent/JPS58215565A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2619632A1 (fr) * | 1987-08-21 | 1989-02-24 | Itt Composants Instr | Dispositif de mesure de la valeur de crete d'une tension |
| JPH0540886U (ja) * | 1991-11-08 | 1993-06-01 | 株式会社アドバンテスト | ピークホールド回路 |
| JP2008504529A (ja) * | 2004-06-23 | 2008-02-14 | テラディン インコーポレイティッド | 比較器フィードバックピーク検出器 |
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