JPS58217038A - デ−タ入力キ−ボ−ド装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はキースイッチのアレーと、一つのキースイッチ
が活性化されたことを横用し、活性化されたキースイッ
チに対応する出力信号状態を与える関連する電子論理回
路とを具え、論理回路がこれらとキースイッチアレーと
の相互接続のための複数個の接続導線を有し、循環する
サイクルで位相の異なる複数個のパルス信号を生ずるパ
ルスシーケンシング手段を具え、これらの複数個のパル
ス信号が前記接続導線の一つ一つに順次に与えられてこ
れらの接続導線」二に周期的な活性化信号レベルを生じ
、アレーのキースイッチが互いに且つ前記接続導線とに
、これらの接続導線の一つが適当なキースイッチの活性
化により任意の他の一つ相互接続できるように相互に接
続し、出力信号状態が一つの接続から活性化されたキー
スイッチを介してもう一つの接続に供給される特定のパ
ルス信号の活性化信号レベルにより決められるデータ入
力キーボード装置に関するものである。

上述したタイプのデータ入力キーボード装置は、７− そのいくつかの例が英国特許第１，４１５，４６９号、
第１．４７８，６３３＠及び第１，５６９，６０４号明
ｌ書に・記載されているが、例えば電子式卓上計算器及
びポケット計算器並びにテレビジョ受信機の遠隔制御モ
ジュールで使われる。

上述したような既知のタイプのデータ入力キーボード装
置では２　Ｘ　（’　　１　）個のキースイッチをキー
スイッチアレーに入れることができる。但し、ここでｎ
は接続導線の数である。このようにして、例えば、論理
回路が６　（ｎ　＝６）個の接続導線を有する時はキー
スイッチアレーが収容できるキースイッチの全部の数は
１５個となる。キースイッチアレーが収容できるキース
イッチの数を増すためには従来は論理回路がキースイッ
チアレーとの相互接続のために有する接続導線の数を増
すことが必要であり、各付加的接続導線についてキース
イッチの数を増すことは普通のマトリックスアレーと比
較して非常に有利である。しかし、このように付加的接
続導線を必要とすることは集積回路の設計において、集
積回路の内部回路と外部−〇− 回路どの間の相互接続のための外部接続をできるだけ少
なくする必要があるという周知の問題と衝突する。必要
とする外部接続の数が少なくなればなる程集積回路のパ
ッケージのコストの点で一層有利になり、外部接続を用
いることを省くために集積回路内に付加的回路を含めて
しまう場合ですらそうである。

本発明の目的は前述した既知のタイプのデータ入力キー
ボード装置の論理回路が集積回路として作られる時でも
この周知の問題を緩和して解決するようにするにある。

本発明によれば、前述したデータ入力キーボード装置に
おいて、キースイッチアレーが一組の付加的なキースイ
ッチを具え、これらの付加的なキースイッチが共通接続
と前記接続導線の夫々一つとの間に選択的な相互接続を
与え、関連する付加的なキースイッチが活性化された時
前記接続導線の任意の一つの上に生ずる活性化信号状態
を前記共通接続に与える手段を設け、出力信号状態を決
める活性信号レベルが活性化された付加的なキースイッ
チに対応するように構成したことを特徴とする。

本発明に係わるデータ入力キーボード装置の第１の実施
例は、前記手段を電源ラインとし、この電源ラインに共
通接続が接続され、前記パルスシーケンシング手段が前
記循環サイクル中に付加的パルス信号を生じ、前記論理
回路が、前記付加的なキースイッチの一つが活性化され
たことにより決まり、付加的なパルス信号の期間中に生
じ、既存のキースイッチの一つの活性化により決まり且
つ同じパルスサイクル内でも一つのパルス信号の期間中
に生ずる別の出力信号状態に優先する出力信号状態を選
択することを許す優先権検出手段を具えるように構成し
たことを特徴とする。このようにして付加的パルス信号
の期間は付加的キースイッチのいずれかが活性化されて
いることを検出するのに当てられる。

本発明に係わるデータ入力キーボード装置の第２の実施
例は前記共通接続をクロックパルス接続とし、前記手段
を、前記論理回路内に含まれ、前−１１− 記クロックパルス接続上に前記パルス信号の順位のサイ
クルに対しクロックパルス接続が休止信号状態と、前記
活性信号状態とを交互にとるようなりロックパルスを生
ずるクロックパルス発生器とし、前記論理回路が、クロ
ックパルス接続が活性信号状態にあるとき前記付加的な
キースイッチの一つの活性化により決まる出力信号状態
を既存のキースイッチの一つの活性化により決まるもう
一つの出力信号状態に優先して選択することを許す優先
権検出手段を具えるように構成したことを特徴とする。

これらの第１と第２の実施例は、個別に又は組み合せて
、場合次第でｎ個又は２０個の付加的キースイッチをｎ
個の接続導線に相互接続されているキースイッチアレー
に加えることができるようになっている。これらの２個
の実施例を組み合せて設ける時は、論理回路内に更に優
先権検出手段を設け、第２の実施例の付加的キーの一つ
が活性化されたことにより生ずる出力信号状態を第１の
実施例の付加的キーの一つが活性化されたことにより生
ずる出力信号状態に優先して選択することができるよう
にすることができる。

第１の実施例は電源ラインを用いてｎ個の付加的なキー
スイッチについての活性信号レベルをキースイッチアレ
ーから論理回路に与えるから、特別にこれらのｎ個の付
加的キースイッチに対する付加的接続導線を論理回路上
に設ける必要はない。

また第２の実施例はクロックパルス接続導線を用いて別
のｎ個の付加的キースイッチについての活性信号レベル
をキースイッチアレーから論理回路に与えるから、何か
仙の目的のために既に存在するクロックパルス接続導線
を利用できるならば別の他のｎ個の付加的キースイッチ
について特別に付加的接続導線を論理回路上に設ける必
要はない。

例として以下に考察する本発明の特定の実施例は個別論
理要素により形成された論理回路を用いて実用する。こ
の点において、これらの実施例は夫々の明細書に従来技
術の装置が記載されている態様に従い、この態様でも本
発明の異なる特徴を簡明に記載する上で有利であること
が判明してい−１２− る。しかし、実際に本発明を具体化する上で、現在の潮
流に従って論理回路を実現するのにマイクロプロセサ又
はマイクロコンピュータをとり上げるとよい。

それ故、本発明に係わるデータ入力キーボード装置にお
いて、前記論理回路にマイクロプロセサ又はマイクロコ
ンピュータとして具体化し、キースイッチアレーと相互
接続するための複数個の接続端子と、位相の異なる複数
個のパルス信号を出力するパルスシーケンシング手段と
、キースイッチアレー内に設けられているキースイッチ
の夫々に関係する複数個の比較機能を循環的に演する手
段とを具え、これらの比較機能がキースイッチアレーを
通って間接的に前記手段に与えられる信号を前記手段に
直接与えられるパルス信号と比較することを含み、各比
較機能が直接的と間接的との双方で与えられる同じ活性
レベルの比較信号に基づき出力信号状態を与え、この出
力信号状態が関係するキースイッチの活性化を検出した
ことを示す。

本発明の目的に適したマイクロプロセサ又はマイクロコ
ンピュータは現在市販されているタイプの任意の一つど
することができる。例えば、タイプ８０４８　（インテ
ル社）も適している。このような装置につきメーカから
出されている理解し易いマニュアルを読めば、当業者な
らば個別論理要素を用い、市販されているマイクロプロ
セサ又はマイクロコンピュータでこれらの個別論理要素
を使用する上でここに記載した本発明の種々の特徴を容
易にとり上げることができよう。それ故。本発明を理解
するためにこのような論理回路を具体的に詳細に考察す
ることは不必要と思われる。

本発明に係わるデータ入力キーボード装置では、キース
イッチアレーと論理回路のための接続端子との間の接続
導線に沿って種々の信号が双方向に通る。後に判かるよ
うに装置の特別な実施例を述べる時、この双方向へのパ
ルス信号の通過は少なくともいくつかの接続端子を入力
ポート手段と出力ポート手段の両方に設けることを必要
とする。

この機能のために単載方向の入出力ポート回路を設ける
と便利である。

このような接続端子に対する入出力ポート回路は前記接
続導線の夫々一つが終端している論理回路の各接続端子
毎の単一の入出力ボート回路が接続端子に接続され、休
止信号レベルにある端子にバイアスをかけるのに役立つ
バイアシング手段を貝え、このバイアスが接続端子がこ
の接続端子に入力方向に加えられた活性信号レベルを受
は取る時克服され、入出力ボート回路が接続端子に出力
方向に加えられるパルス信号を受は取り、このパルスの
期間中書き込みパルスによりラッチされて接続端子を活
性信号レベルに保持している出力装置を駆動し、このラ
ッチがパルス信号の循環するサイクル内の次のパルス信
号の期間において生ずる書き込みパルスにより解除され
て接続端子を休止信号レベルに戻すリセット装置を駆動
し、再度バイアシング手段によりこの休止信号レベルに
保持する。

ラッチはＤ形フリップフロップとすることができ、前記
ラッチをＤ形フリップフロップとし、こ１５− のＤ形フリップフロップが接続端子に出力方向に加えら
れるべきパルス信号をＤ入力端子に加えられるパルス信
号と、クロック入力端子に加えられる書き込みパルスと
を有し、フリップフロップの反転出力端子が出力装置を
駆動するように接続されており、非反転出力端子が一部
ゲートの一方の入力端子に接続され、一致ゲートの他方
の入力端子が書き込みパルスを受は取るように接続し、
一致ゲートの出力端子がリセット装置を駆動するように
接続される。

図面につき本発明の詳細な説明する。

第１図はデータ入力キーボード装置のキースイッチアレ
ー４００と関連論理回路４０１の一部とを示す。この部
分はキースイッチアレー４００と論理回路４０１との間
の相互接続を示すためにだけ役立つ。

キースイッチアレー４００は１５個のキースイッチアレ
ー４０２〜４１６を具え、論理回路４０１はキースイッ
チアレー４００のキースイッチとの相互接続のための６
個の接続端子４１７〜４２２を有する。キースイッチア
レー４００内では、個々のキースイッチ１６− ４０２〜４１６を夫々が接続端子４１７〜４２２に接続
されている６本のラインの群４２３のラインの対間で、
これらの接続端子の一つが適当なキースイッチを動作さ
せることによりこれらの端子の他の任意の一つに相互接
続できるように結線する。例えば、キースイッチ４０２
を動作させると、接続端子４１７と４１８が相互に接続
される。一層具体的に云うとキースイッチ４０２〜４１
６の各々が、キースイッチ４０２につき示したように第
１の接点４４６と第２の接点４４７とを具え、これらが
キースイッチを動作させると橋絡部材４４８により電気
的に相互に接続されて２個の接続端子４１７と４１８が
相互に接続される。キースイッチアレー４００を考察す
ると、接続端子４１７はこれに接続されている５個のキ
ースイッチの第１の接点を有し、接続端子４１８はこれ
に接続されている４個のキースイッチの第１の接点と、
これに接続されている１個のキースイッチの第２の接点
とを有し、接続端子４１９はこれに接続されている３個
のキースイッチの第１の接点を有する等等となっており
、最后の接続端子はこれに接続されている５個のキース
イッチの第２の接点を有することが示される。

論理回路４０１は循環サイクルで夫々の出力リード線４
２５〜４２９に位相が異なる５個のパルス信号３００〜
３０４の系列を出力するパルスシーケンサ４２４を具え
る。これらのパルス信号３００〜３０４は第２図に示さ
れている。出力リード線４２５〜４２９は夫々最初の５
個の接続端子４１７〜４２１に接続されている。別のリ
ード線４３０を第６の接続端子４２２に接続することが
できる。論理回路４０１はまた１５個の２入力端子のＡ
ＮＤゲート４３１〜４４５を具えるが、６個のリード線
４２５〜４３０の任意の２個の各可能な組み合せをこれ
らのＡＮＤゲートの夫々の一つの２個の入力端子に接続
する。１５個のキースイッチ４０２〜４１６が夫々１５
個のＡＮＤゲート４３１〜４４５と関連し、特定の一つ
のキースイッチを動作させた時、それに属するＡＮＤゲ
ートが２個の入力端子に加えられるパルス信号系列内の
パルス信号３００〜３０４の一つを一方の入力端子では
直接、他方の入力端子では間接的に活性化されているキ
ースイッチを介して受は取り、これによりそのキースイ
ッチが活性化されていることを表わす出力信号を出す。

他のＡＮＤゲートの各々は一方の入力端子だけでこのパ
ルス信号を受は取り、他方の入力端子には入らない。下
表は各キースイッチについての回路状態を与える。

　１９− この表■から、例えばキースイッチ４０２を動作させる
時２個の接続端子４１７と４１８が相互に接続されるこ
とが判かる。この状態が得られると、出力リード線４２
５上にパルス信号３００が出力され、このパルスが出力
リード線４２５にのってＡＮＤゲート　４３１の一方の
入力端子に直接加えられ、活性化されているキースイッ
チ４０２を介し、出力リード線４２６にのってＡＮＤゲ
ート４３１の他方の入力端子に間接的に加えられる。そ
れ故、ＡＮＤゲート　４３１はキースイッチ４０２が活
性状態にあることを示す出力信号を出す。パルス信号３
００はＡＮＤゲート４３２〜４３５の各々の一方の入力
端子にも加えられるが、これらの４個のＡＮＤゲートは
一つも開かない。蓋し、それらの他方の入力端子にはパ
ルス信号が加えられないからである。残りのＡＮＤゲー
ト４３６〜４４５はいずれの入力端子でもパルス信号３
００を受は取らない、従って、これらのＡＮＤゲートは
全て閉じたままである。パルス信号３００が存在する時
、キースイッチ４０３〜４０６２１− ２０− のいずれかを動作させるとＡＮＤゲート４３２−。

４３５の適当な一つから出力信号が出る。パルス信号３
０１が生じている時スイッチ４０２を動作させると、Ａ
ＮＤゲート４３１が再び開き、出力信号を出す。この場
合はパルス信号３０１はこのＡＮＤゲートの一方の入力
端子に直接加えられ、他方の入力端子には活性化された
キースイッチ４０２を介して間接的に加えられる。パル
ス信号３０１が存在している時、キースイッチ４０７〜
４１０のいずれかが動作させられるとＡＮＤゲート　４
３６〜４３９の適当な一つから出力信号が出力される。

表■から判かることであるが、位相の異なる２個のパル
ス信号のいずれかが存在する時たいていのキースイッチ
は動作させられる時適当なＡＮＤゲートから出力信号を
出すことができる。第１図に点線で示したように第６の
パルス信号３０５をパルスシーケンサ４２４からのもう
一つの出力リード線となる出力リード線４３０に加える
ことができる。この第６のパルス信号が存在する時は、
ＡＮＤゲート４０６，４１０．４１３，４１５及び４１
６のいずれか一つが動作させられる時、他のＡＮＤゲー
トの場合に２ｇのパルス信号が含まれるよう（こ、唯一
つではなく２１［１ｉ１のパルス信号が含まれる。

第１図の上述した説明から判かるように、どのパルス信
号が存在するか、またどのキースイッチが動作させられ
るかに依存して信号はキースイッチアレーと論理回路と
の間にある接続端子をいずれの方向にも通ることができ
る。このような両方向への信号の通過を与えるために、
各接続端子について論理回路内に入出力ボート回路を設
けることができる。次に第３図及び第５図につき説明す
る２個の装置にはこのような入出力ポート回路が設けら
れている。但し、図面を簡明ならしめるため、これらの
装置の各々での論理回路のレイアウトでは入力ポート回
路と出力ポート回路とが別々に示されている。しかし、
実際には単一の入出力ポート回路を使用するように口論
まれている。第７図はこの用途に適した単一の入出力ポ
ート回路の特別な形態を示しでいる。

今度は第３図につき説明するが、ここに示した装置はキ
ースイッチアレ−５００と論理回路５０１とを具えてい
る。キースイッチアレー５００は１５個のキースイッチ
５０２〜５１６を具え、これらのキースイッチが第１図
でキースイッチ４０２〜４１６と接続端子４１７〜４２
２とが相互に接続されているのと同じ態様で６個の接続
端子５１７〜５２２に相互接続されている。論理回路５
０１は夫々１５個のキースイッチ５０２〜５１６に関係
する１５１１！ｉｌの２入力端子ＮＯＲゲート　５２５
〜５３９を具える。この装置では、第１図で用いられる
ＡＮＤゲートではなく、一致ゲートとしてＮＯＲゲート
を用いているが、これは単に便宜上のものであって、こ
れらのＮＯＲゲートに対し必要とされる入力信号レベル
が第８図に示した特別な形態の単一の入出力ポート回路
から得られる信号レベルと和合する。６個の接続端子５
１７〜５２２の各々毎に一つづつこのような単一の入出
力ポート回路を６個論理回路内に設ける。これらの単一
の入出力ポート回路を入力部と出力部とを別々にして示
しであるが、入力部は５４０ａ〜５４５ａであり、対応
する出力部は５４０ｂ〜５４５ｂである。

２３− 論理回路５０１はまた適当なりロックパルス源（図示せ
ず）からリード線５２４にのって送られてくるクロック
パルス６１６に応答し、出力リード線５４８〜５５３に
夫々位相の異なるパルス信号を出力するパルスシーケン
リーを具える。これらは第４図に示したパルス信号６０
０〜６０５であり、第４図にはクロックパルス６１６も
併せ示されている。パルス信号６００〜６０４は夫々入
出力ボート回路の出力部５４０１１〜５４４１１を介し
て夫々接続端子５１７〜５２１に与えられる。これらの
パルス信号６００〜６０４はまた１個又は複数個のＮＯ
Ｒゲート５２５〜５３９の一方の入力端子に加えられ、
これらのゲートに対するプライミング信号と考えられる
ものとして役立つ。入出力ポート回路の入力部５４１ａ
〜５４５ａは１個又は複数個のＮＯＲゲート５２５〜５
３９の第２の入力端子に接続される。一般に、第３図に
示すこの装置の動作時においては、パルス信号の生起が
一方の端子で１個又は複数個のゲートの導通を準備し、
この導通を準備されたゲートは、同じパルス信号が活性
化されているキースイッチを介してこ２４− のゲートの他方の入力端子に加えられた時出力信号を出
す。パルス信号に依存して２個以上のゲートを導通準備
をすることができ、パルス信号を直接１個又は複数個の
ゲートの前記他方の入力端子に加えると共に前記一方の
入力端子に活性化されているキースイッチを介して間接
的に加えることができるが、回路の接続は各キースイッ
チにつき、当該キースイッチが活性化された時唯一つの
ゲートだけが専ら開放されるようにする。データ入力キ
ーボード装置のこの実施例で各キースイッチが活性化さ
れた時に生ずる回路状態を下の表■に示す。

表　　■ 活性化さ　　相互接続　　通過した　　　　　　　　　
　ＮＯＲゲートれたキー　　される端　　パルス信　　
第１の入力　　　第２の入力　　　開かれるスイッチ　
　子　　　　　号　　　　　端子が準備　　　端子が動
作　　　ＮＯＲされる　　　　　させられる　　　ゲー
ト６０２　５３４．５３５，５３６　　５２６．５３０
６０３　５３７．５３８　　　　５２７，５３１，５３
４　　−６０２　５３４．５３５．５３６　　５２５，
５２６，５３０　　　−活性化さ　　相互接続　　通過
した　　　　　　　　　　ＮＯＲゲートれたキー　　さ
れる端　　パルス信　　第１の入力　　　第２の入力　
　　開かれるスイッチ　　子　　　　　号　　　　　端
子が準備　　　端子が動作　　　ＮＯＲ上の表■から判
かることは、例えばキースイッチ５０９が活性化された
時、端子５１８と５２１が相互に接続されることである
。パルス信号６０１が生起する時、これが直接第１の入
力端子でＮＯＲゲート　５３０，５３１，５３２，５３
３を導通準備させる。このパルス信号６０１はまた相互
接続された端子５１８及び５２１を介してＮ　ＯＲゲー
ト５２５，５２８，５３２，５３５及び５３７の第２の
入力端子にも加えられる。これらの後者のＮＯＲゲー１
〜の中でゲート５３２だけが第１の入力端子でパルス信
＠６０１を受は取っている。

従って、このゲートだけがキースイッチ５０９の活性化
を示す出力信号を出す。パルス信号６０４が生起し、キ
ースイッチ５０９が活性化しても、前記後者のゲートは
その第２の入力端子でこのパルス信号を受は取る。しか
し、このパルス信号６０４はＮＯＲゲート　５３９だけ
の第１の入力端子を導通準備する。従って、キースイッ
チ５０９が活性化されても、パルス信号６０４の生起が
如何なるＮＯＲゲートも開放しない。

２９− 第３図のデータ入力キーボード装置は更に第１群のラッ
チ５５４〜５６８を具える。

これらのラッチの各々はセット入力端子に加えられる高
レベル信号によりセットされ、出ノｊ端子から高レベル
出力信号を出力し、これがリセット入力端子に高レベル
信号が加えられ、出力が低レベルをとるまで維持される
双安定回路により構成すると好適である。第３図の装置
はまた第２群のラッチ５６９〜５８３をも具える。これ
らの第２群のラッチ５６９〜５８３の各々はデータ入力
端子と、クロック入力端子と、データとを具え、クロッ
ク入力端子にクロック信号が加えられる時データ入力端
子にある信号レベル（高又は低）がデータ出力端子に移
され、データ入力端子に存在する信号レベルがデータ出
力端子に移される時この信号レベルが次のクロック信号
が生起するまでデータ出力端子で存在し続ける。

第１群のラッチ５５４〜５６８はそれらのセット入力端
子を夫々ＮＯＲゲート５２５〜５３９の出力端子に接続
し、第２群のラッチ５６９〜５８３は夫々のデ−タ入力
端子を夫々第１群のラッチ５５４〜５６８の信号出力端
子に接続する。第１群のラッチ５５４〜５６８は全てそ
れらのリセット入力端子を導線５８４に接続し、パルス
信号６０５からインバータ５８５により導かれたリセッ
ト信号６０７（第４図）を受は取る。第２群のラッチ５
６９〜５８３は全てそのクロック入力端子を導線５８６
に接続し、パルス信号６０４からインバータ　５８７に
より導き出されたクロック信号６０６を受は取る。（図
面を簡明ならしめるため、これらのリセット及びクロッ
ク入力端子を関連リード線に実際に接続するところは示
されていない）。第２群のラッチ５６９〜５８３のデー
タ出力はエンコーダ５４６に接続するが、このエンコー
ダ５４６は一群の出力リード線５４７を有し、その上に
活性化されているキースイッチに対応する４ビット二進
信号符号が出力される。

２個の群からラッチは各ＮＯＲゲートに対し縦続接続さ
れており、所謂「第１のプレス論理」を形成し、キース
イッチが活性化された時この活性化に関して唯一回だけ
対応する４ビット二進符号をエンコーダ５４６により出
力する。一層具体的に云うと、例えばキースイッチ５０
８が第４図に波形６０８で表わされる期間活性化される
と、ＮＯＲゲート　５３１はこの期間中に２回両方の入
力端子に一致して（低レベル）パルス信号６０１を受は
取る。

波形６０９はＮＯＲゲート５３１により作られた結果の
２個の（高レベル）出力信号６１０及び６１１を示す。

第１の出力６１０はラッチ５６０をセラ１〜し、これに
より高レベル出力信号をラッチ５７５のデータ入力端子
に加える。この出力信号は波形６１３内に示す信号６１
２であるが、これはリセット信号６０７によりラッチ５
６０がリセットされた時終了する。

出力信号６１２がデータ入力端子に存在すると、クロッ
ク信号６０６が生じ、ラッチ５７５のデータ出力が高信
号レベルをとる。第２の出力信号６１１は再びラッチ５
６０をセットし、第２の高レベル出力信号６１４がラッ
チ５７５のデータ入力端子に加えられ、この第２の信号
はリセット信号６０７が次に生起される時第１の出力信
号と同じように終了する。しかし、このリセット信号６
０７が再発生する前に、３１− クロック信号６０６が再度生じ、ラッチ５７５のデータ
出力端子が高信号レベルにとどまる。キースイッチ５０
８が活性化されている期間８０８の外部でクロック信号
６０６が３回目の生起をすると、ラッチ５６０はリセッ
ト状態に置かれ、ラッチ５７５のデータ入力端子に低出
力信号レベルが存在する。結果どしてラッチ５７５のデ
ータ出力は低信号レベルに変る。波形６１５はラッチ５
７５のデータ出力端子における信号レベルを示す。

どのキースイッチが活性化されているかに依存して、信
号６１２及び６１４のような第１のラッチ出力信号の長
さがパルス信号がどの関連ＮＯＲゲートでゲートされる
のかに依存する最長持続時間と最短持続時間との間で変
化する。斯くしてパルス信＠６００がゲートされると最
長持続時間のこのような信号が生じ、他方パルス信号６
０４がゲートされると最短持続時間のこのような信号が
生ずる。

全ての場合で、第２のラッチのデータ入力は高信号レベ
ルにとどまる。

クロック信号６０６はパルス信号６０４を反転する３２
− ことにより得られるから、論理の中にり日ツク６０６に
対する短い遅延を導入し、クロック信号６０４が含まれ
ている詩才ずる（信号６１２及び６１４に対応する）最
少遅延時間信号が第２のラッチのデータ入力端子をクロ
ック信号６０６がそのラッチのクロック入力端子に加え
られている時の高信号レベルに置く。

また論理がＮＯＲゲートの２個の入力端子に至る異なる
通路上に加えられる同じパルス信号の一致ゲーティング
を含むから、このようなゲーティングはストローブパル
スの良く確立された技術を含むことができる。例えば、
第７図につき説明すると、パルス信号７０１がＮＯＲゲ
ートの第１の（導通を準備する）入力端子に直接加えら
れるパルス信号を表わし、パルス信号７０２は活性化さ
れるキースイッチを介して同じＮ　ＯＲゲートの第２の
（イネーブルさせる）入力端子に加えられる同一のパル
ス信号を受は取るならば、比較的持続時間が短いストロ
ーブパルス７０３によるＮＯＲゲートのストローブパル
シングが、両方の信号が最適信号レベルにある時短い期
間に亘って一部信号レベルを予期させる。このようなス
１〜ロープパルシングは同一パルス信号によりとられる
２個の別々の通路で具なる伝送遅延が存在するにもかか
わらず、正しい一部ゲーティングを保証する傾向にある
。

第３図の装置では単一の入出力ポート回路５４５ａ１５
４５ｂの入力部５４５ａ及び単一の入出力ポート回路５
４０ａ１５４０ｂの出力部５４０ｂだＣプを用いている
。第８図は第３図の装置で使用される単一の入出力ポー
ト回路の各々にとって適当な回路を示す。この回路はＤ
形フリップフロップ８００．ＡＮＤゲート８０１、入力
バッファ増幅器８０２並びに２個の電界効果ｌ−ランジ
スタ８０３．　８０４及び高い値の抵抗８０５を具える
。外部接続端子８０６はこの回路によりサービスされる
が、この端子８０６は第３図の装置での外部接続端子の
いずれか一つに対応する。

回路の休止状態では電界効果トランジスタ８０３及び８
０４のいずれも導通せず、端子８０６は端子８０６と電
源ライン（十Ｖ）との間を抵抗８０５で接続するだめに
高（１）信号レベルを有する。第３図の装置で具体化さ
れているように、抵抗８０５には少量の持続電流が流れ
る。回路が入力ポートとして利用される時は、端子８０
６のレベルは端子８０６のレベルを高（１）信号レベル
から低レベルのパルス信号へ変わる。このような低レベ
ルのパルス信号はパルス６００〜６０４の一つどじ、活
性化されているキースイッチを介して端子８０６に加え
ることができる。この低レベルパルス信号は入力バッフ
ァ増幅器８０２（これはストローブパルス導線からスト
ローブされるものと看做す）を介して、第３図の装置で
１個又は複数個のＮＯＲゲー１−５２５〜５３９のイネ
−ブリング入力端子に接続されている導線へ送られる。

この入力ポートとして動作している回路により提供され
る低（０）信号レベルはラッチされず、それ故端子８０
６に低レベルのパルス信号が加えられている限り維持す
る。このようにして、このパルス信号が終了した時、端
子８０６及びそれ故８０８は元の高（１）信号レベルに
戻る。

回路を出力ポートとして利用する時は、フリッ３５− ブフロツプ８００のＤ入力端子に接続されている導線８
０９上に存在する信号レベル（０）又は（１）はフリッ
プフロップ８００のクロック入力端子に加えられる書き
込みパルス８１０に応答してＱ出力端子に現われる（又
万出力端子には逆に現われる）。

この書き込みパルス８１０はクロックパルス６１６（第
４図）からインバータ　８１１により導き出させる。ラ
イン８０９はデコーダの出力リード線５４８〜５５２の
特定の一つに接続する。このリード線上に関連パルス信
号が生ずる時、Ｄ入力端子は低（０）信号レベルをとる
。同時に書き込みパルス８１０がクロック入力端子に加
えられ、従って低（０）レベルの信号がＱ出力端子に現
れ、高（１）レベルの信号がＱ出力端子に現われる。ト
ランジスタ８０４は大きなプルダウン装置として機能し
、そのゲー１へでの高（１）レベルの信号に応答して導
通状態にされ、このトランジスタ８０４が端子８０６と
電源ライン〈ＯＶ）とを接続しているため、端子８０６
に低（０）レベルの信号をとらせる。この低（０）レベ
ルの信号はＤ入力端子が高（１）信号３６− レベルにある時り入力端子の信号レベルが切り替り、次
の書き込みパルス８１０が生ずるまで端子８０６にラッ
チされる。逆にＱ出力端子が高（１）信号レベルをとる
時は、この次の書き込みパルス８１０の持続時間中ＡＮ
Ｄゲー１−８０１は開放されている。’Ａ　Ｎ　Ｄゲー
ト８０１の出力端子に生ずる高（１）レベルの信号はト
ランジスタ　８０３を導通状態にする。このトランジス
タ８０３は持続時間の短い、能動プルアップ装置として
機能し、導通状態にされる時、トランジスタ８０３が端
子８０６と電源ライン（十Ｖ）との間を接続するため、
トランジスタ８０６に高（１）信号レベルをとらせる。

書き込みパルス８１０が終了しくＡＮＤゲー１−８０１
が再度閉じ）トランジスタ８０３は導通をやめる。端子
８０６の高（１）信号レベルは前述したように抵抗８０
５を介して維持される。

第８図の回路の可能な変形例は、フリップフロップ８０
０の代りに簡単な双安定ラッチを使用し、フリップフロ
ップのＱ出力端子に代る付加的な出力段を設けることで
ある。また実際に作る時は第３図の装置の内部構成に依
存して、ライン８０８と８０９とを一つに結び、装置内
で共通の内部バスに接続１゛ることができる。また人力
バッファ増幅器８０２はス１〜ローブを行なう必要をな
くすこともできる。また、抵抗８０５は回路を集積回路
として使う時ディプレッション形の電界効果トランジス
タとして作ることができる。

第５図に示したデータ入力キーボード装置は、本発明に
係わるものであるが、キースイッチアレーが通常ｎ接続
端子の場合に具える−（ｎ−１）個のキースイッチに加
えて更にキースイッチが別の２ｎ個のキースイッチを具
えることができるものである。第５図では６個のキース
イッチ９０１の基礎的な絹を具え、これらのキースイッ
チが選択的に活性化されて、第３図の装置のキースイッ
チアレーにつき前述したところと類似の態様で４個の接
続端子９０２〜９０５のうちの任意の２つを相互接続す
る。第５図の装置はまたシーケンサ９０６と、４個の入
力ポー１〜回路９０８ａ／　９０８ｂ・９１１ａ／　９
１１１）と、第１の組の６個のＮＯＲゲート９１２と、
第１の組のラッチ９１３と、第２の組のラッチ９１４と
、エンコーダ９１５とを具え、これらが全て一般的に第
３図の装置の対応する要素と同じ機能を有する。入出カ
ポ−１〜回路は第８図に示した形態とすることができる
。第５図の装置でのキースイッチアレー９００は付加的
に第２の組の４個の付＋＋ｎ的なキースイッチ９１６〜
９１９と、第３の組の４個の付加的なキースイッチ９２
０〜９２３とを具える。そして第２の組のキースイッチ
９１６〜９１９に関してもう一組の４個のＮＯＲゲート
９２４と、もう−組の４個の第１のラッチ９２５と、も
う−組の４＠の第２のラッチ９２６とを設（プる。同じ
ように第３の組のキースイッチ９２０〜９２３に関して
更にもう一組のＮＯＲゲート９２７と、更にもう一組の
４個の第１のラッチ９２８と、更にもう一組の４個の第
２のラッチ９２９とを設ける。３個のＡＮＤゲー１−９
３０．９３１及び９３２が各々夫々の組の第２のラッチ
９１４．９２６　、９２９の出力端子エンコーダ９１５
との間を接続する。

キースイッチ９１６及び９１９の組は電源ライン３９− （ＯＶ）を用いてこれらのキースイッチに対し活性な信
号レベルを与える。従ってこれらの付加的なキースイッ
チに対し特別な論理回路９４１には付加的な接続端子を
必要としない。また、キースイッチの組９２０〜９２３
はクロック端子９４２を用いてそれらの活性な信号レベ
ルを与える。このクロック端子は何等かの他の目的のた
め既に存在する論理回路９４１上の端子とし、従って、
この第２の組のキースイッチは特別な付加的接続端子を
必要としない。

クロックパルス１００９に応答してシーケンサ９０６は
第６図に示すような５個のパルス信号１０００〜１００
４のサイクルを生ずる。これらのパルス信号の最初の３
個１０００〜１００２はＮＯＲゲートの組９１２の導通
準備入力端子を制御し、キースイッチの活性化によりこ
れらのゲートのイネ−ブリング入力端子に選択的に供給
される。パルス信号１００３はＮＯＲゲー１への組９２
４の各々の導通準備入力端子を制御する。これらの後者
のゲートは夫々４個のキースイッチ９１６〜９１９に関
連し、関係するキー４０− スイッチを活性化するとこれらのゲートのイネ−ブリン
グ入力端子に低い（ＯＶ）の信号レベルを与える。ＮＯ
Ｒゲートの組９２７の導通準備入力端子は第６図に示す
クロック信号１００５により制御される。このクロック
信号１００５は５個のパルス信号１０００〜１００４の
順次のサイクルに対し、交互に高（＋Ｖ）信号レベルと
低（ＯＶ）信号レベルとを有する。等測的にクロック信
号１００５の代りにクロック信号１００６を用いること
もできるが、このクロック信号１００６はパルス信号１
０００〜１００４の各々が順次のサイクルをなして生起
する時交互に高く十Ｖ）信号レベルと低（ＯＶ）信号レ
ベルとを有する。

ＮＯＲゲートの組９２７は夫々４個のキースイッチ９２
０〜９２３に関連し、関係するキースイッチが活性化さ
れると優勢なりロック信号レベルをこれらのゲートのイ
ネ−ブリング入力端子に与え。クロック信号１００５　
（又は１００６）はクロックパルス１００９に応答して
パルス発生器９０７により生ずる。インバータ９３４及
び９３５はパルス信号１００３及び１００４から第１の
ラッチ（９１３，９２５，９２８）及び第２のラツチ（
９１４，９２６，９２９＞に夫々リセット信号（第６図
の１００７及び１００８）を与える。所謂第１プレス論
理機能を与えるラッチのセット及びリセットに関しては
、装置の動作は第３図の装置につき述べたところと類似
する。

第５図の装置の動作を考察すると、以下のようなスプリ
アス信号状態が得られることが示される。

基本の相のキースイッチ９０１のいずれか一つを動作さ
せると、ＮＯＲゲートの組９１２の特定の一つ、それも
唯一つだけ出力信号を生ずる。他の２組のＮＯＲゲート
９２４及び９２７のいずれもこれにより影響されない。

しかし、クロック信号１００５の信号レベルが低い（Ｏ
Ｖ）時キースイッチ９２０〜９２３のいずれか一つを活
性化すると、パルス信号１００３の持続期間中、活性化
されたキースイッチと同じ接続端子に接続されている組
９１６〜９１９のキースイッチに関係するＮ　ＯＲゲー
トの組９２４から出力信号のスプリアスな発生が生ずる
。同じように、パルス信号１０００〜１００２の各々の
持続期間中、キースイッチ９２０〜９２３のいずれか一
つを活性化するどＮＯＲゲートの絹９１２の一つから出
力信号のスプリアスな発生が生ずる。同じようにして、
キースイッチ９１６〜゛９１９のいずれか一つを活性化
すると、クロック信号が低い（Ｏｖ）時ＮＯＲゲートの
組９２７の一つからスプリアスな出力信号が生ずる。そ
して、パルス信号１０００〜１００３の各々の持続期間
中ＮＯＲゲー１への絹９１２の一つからスプリアスな出
力信号が生ずる。これらのスプリアスな出力信号が作用
し得ないようにするため、装置は更に３個のＯＲゲート
９３６，９３７及び９３８を具える優先権検出回路と、
既に述べた３個のＡＮＤグー１〜９３０．９３１及び９
３２と、信号優先権検出器９３９とを具備する。ＯＲゲ
ー１〜９３６〜９３８は夫々第２の組のラッチ９１４，
９２６及び９２９のデータ出力端子に接続された入力端
子を有し、優先権のある入力信号を、関連する組のラッ
チの一つが高レベル出力信号を生ずる時いつても優先権
検出器９３９に与える。

パルス信号１０００〜１００４の完全なサイクル中優先
権検出器９３９が唯一つの優先権入力信号を受は取ると
、何等優先権の判定を必要とせずに、優先棒構−４、ｊ
− 田型９３９が優先権出力信号を生じ、これが関連するＡ
ＮＤゲートの組９３０．９旧又は９３２の各々の一方の
入力端子に与えられる。この組のＡＮＤゲートの一つは
また関連する第２の組に係わるラッチから高レベルの出
力信号を受は取り、それ放出力信号を生じ、エンコーダ
９１５に与えられ、このエンコーダ９１５が活性化され
ているキースイッチに対応する出力導線に出力信号符号
を与える。信号優先権検出器９３９は簡単な論理回路を
具え、優先権ベースに基づいて、パルス信号１０００〜
１００４のサイクル中に受は取った２個以上の優先権入
力信号を処理する。

両方のＯＲゲート９３６及び９３７又は９３６及び９３
８が優先権入力信号を出す時は、ＯＲゲート９３６がス
プリアスとみなされ、優先権検出器９３９は場合次第で
ＯＲゲート９３７又は９３８からの他の信号を選択する
。両方のＯＲゲート９３７及び９３８が優先権信号を出
す時は、ＯＲゲート９３７からの信号がスプリアスであ
るとみなされ、優先権検出器９３９はＯＲゲート９３８
からの他の信号を選択す４４− る。３個のＯＲゲート９３６〜９３８が全て優先権信号
を出す時はＯＲゲート９３６及び９３８からの信号がス
プリアスとみなされ、優先権検出器９３９はＯＲゲート
９３７からの信号を選択する。優先権検出器９３９はパ
ルス信号１０００〜１００４の１サイクル当り１回すセ
ット信号１００８によりリセットされる。

明らかに、第２の組の付加的キースイッチ９１６〜９１
９及び関連する要素だけ又は第３の組の付加的キースイ
ッチ９２０〜９２３及び関連する要素だけを基礎的な装
置に加え、キースイッチアレーを拡張することができる
。

第５図の装置と同じ機能を演する装置をマイクロコンピ
ュータで用いる時は下記の決定論理を適用することもで
きる。パルス信号１０００〜１００３が全て高信号レベ
ルにあり、クロック信号１００５も高信号レベルにある
時は、接続端子９０２及び９０５の一つで検出された低
信号レベルはキースイッチ９１６〜９１９の一つが活性
化されていることによるものに違いない、これが検出さ
れると関連ラッチはセットされる。そうでない場合は、
パルス信号１０００・〜１００３の全てが次に高信号レ
ベルにあるが、クロック信号１００５が今度は低信号レ
ベルになる時、接続端子９０２〜９０５の一つで検出さ
れた低信号レベルがキースイッチ９２０〜９２３の一つ
の活性化にＪζるとみなすことができる。この検出がな
されると、関連ラッチがセットされる。そうでない場合
は、クロック信号１００２が再度高レベルにある時、キ
ースイッチ９０１に関連する信号レベルが、これらの後
者のキースイッチの一つに関して低信号レベルが検出さ
れた場合パルス信号１０００〜１００３が次に生起する
時、走査される。原理的には、１１１０のような順次の
期間を決める１０００〜１００３のようなパルス信号を
、これらが皆高信号しベ゛ルにある時用いて、キースイ
ッチ９１６〜９１９の一つの活性化が検出された場合の
ための第４のパルス信号１００４を省略することができ
る。

【図面の簡単な説明】

第１図は本発明が具体化されているデータ入力キーボー
ド装置のキースイッチアレーと関連する論理回路の相互
接続関係を示す回路図、第２図は第１図の回路で使用さ
れる理想化されたパルス信号の波形図、 第３図は本発明が具体化されているデータ入力キーボー
ド装置の回路図、 第４図は第３図の装置の動作時に生起する種々のパルス
信号の理想化された波形図、 第５図は本発明が具体化されているデータ入力キーボー
ド装置の回路図、 第６図は第５図の装置の動作時に関連する種々のパルス
信号の波形図、 第７図は第３図の装置で使用される一部ゲーティングを
示す波形図、 第８図は第３図の装置で使用される入出力ポート回路の
回路図である。 ４００・・・キースイッチアレー ４０１・・・論理回路　　　４０２〜４１６・・・キー
スイッチ４１７〜４２２・・・接続端子 ４２３・・・ライン群　　　４２４・・・パルスシーケ
ンサ４２５〜４２９・・・出力リード線 ４３０・・・別のリード線　４３１〜４４５・・・ＡＮ
Ｄゲート４７− ４４６・・・第１の接点　　４４７・・・第２の接点４
４８・・・橋絡部材　　　５００・・・キースイッチア
レー５０１・・・論理回路　　　５０２〜５１６・・・
キースイッチ５１７〜５２２・・・接続端子 ５２４・、・リード線　　　　５２５〜５３９・・・Ｎ
ＯＲゲート５４０ａ〜５４５ａ・・・入出力ポート回路
の入力部５４０ｂ〜５４５ｂ・・・入出力ポート回路の
出力部５４６・・・エンコーダ　　　５４７・・・出力
リード線５４８〜５５３・・・出力リード線 ５５４〜５６８・・・第１群のラッチ ５６９〜５８３・・・第２群のラッチ ５８４・・・導線　　　　　　５８５・・・インバータ
５８６・・・導線　　　　　　５８７・・・インバータ
８００・・・Ｄ形フリップフロップ ８０１・・・ＡＮＤゲー１−８０２・・・入力バッファ
増幅器８０３．８０４・・・電界効果トランジスタ８０
５・・・抵抗　　　　　８０６・・・外部接続端子８０
７・・・ストローブパルス導線 ８０８・・・導線　　　　　８０９・・・導線８１０・
・・書ぎ込みパルス ＝４８− ８１１・・・インバータ　　　９００・・・キースイッ
チアレー９０１・・・キースイッチ　９０２〜９０５・
・・接続端子９０６・・・シーケンサ ９０８〜９１１・・・入出力ポート回路９１２・・・第
１の組のＮＯＲゲート ９１３・・・第１の組のラッチ ９１５・・・エンコーダ ９１６〜９１９・・・第２の組のキースイッチ９２０〜
９２３・・・第３の組のキースイッチ９２４・・・もう
−組のＮＯＲゲート ９２５・・・もう−組の４個の第１のラッチ９２６・・
・もう−組の４個の第２のラッチ９２７・・・更にもう
一組のＮＯＲゲート９２８・・・更にもう一組の４個の
第１のラッチ９２９・・・更にもう一組の４個の第２の
ラッチ９３０、９３１，９３２・・・ＡＮＤゲート９３
６．９３７，９３８−ＯＲ’７”　−１−′９３９・・
・信号優先権検出器 ９４０・・・出力導線

Claims (1)

1. 【特許請求の範囲】 １、キースイッチのアレーと、一つのキースイッチが活
   性化されたことを検出し、活性化されたキースイッチに
   対応する出力信号状態を与える関連する電子論理回路と
   を具え、論理回路がこれらとキースイッチアレーとの相
   互接続のための複数個の接続導線を有し、循環するサイ
   クルで位相の異なる複数個のパルス信号を生ずるパルス
   シーケンシング手段を具え、これらの複数個のパルス信
   号が前記接続導線の一つ一つに順次に与えられてこれら
   の接続導線上に周期的な活性化信号レベルを生じ、アレ
   ーのキースイッチが互いに且つ前記接続導線とに、これ
   らの接続導線の一つが適当なキースイッチの活性化によ
   り任意の他の一つ相互接続できるように相互に接続し、
   出力信号状態が一つの接続から活性化されたキースイッ
   チを介してもう一つの接続に供給される特定のパルス信
   号の活性化信号レベルにより決められるデータ入力キー
   ボード装置において、キースイッチアレーが一絹の付加
   的なキースイッチを具え、これらの付加的なキースイッ
   チが共通接続と前記接続導線の夫々一つとの間に選択的
   な相互接続を与え、関連する付加的なキースイッチが活
   性化された時前記接続導線の任意の一つの上に生ずる活
   性化信号状態を前記共通接続に与える手段を設け、出力
   信号状態を決める活性信号レベルが活性化された付加的
   なキースイッチに対応するように構成したことを特徴と
   するデータ入力キーボード装置。 ２、前記手段を電源ラインとし、この電源ラインに共通
   接続が接続され、前記パルスシーケンシング手段が前記
   循環サイクル中に付加的パルス信号を生じ、前記論理回
   路が、前記付加的なキースイッチの一つが活性化された
   ことにより決まり、付加的なパルス信号の期間中に生じ
   、既存のキースイッチの一つの活性化により決まり且つ
   同じパルスサイクル内でも一つのパルス信号の期間中に
   生ずる別の出力信号状態に優先する出力信号状態を選択
   することを許す優先権検出手段を具えるように構成した
   ことを特徴とする特許請求の範囲第１項記載のデータ入
   力キーボード装置。 ３、前記共通接続をクロックパルス接続とし、前記手段
   を、前記論理回路内に含まれ、前記クロックパルス接続
   上に前記パルス信号の順位のサイクルに対しクロックパ
   ルス接続が休止信号状態と、前記活性信号状態とを交互
   にとるようなりロックパルスを生ずるクロックパルス発
   生器とし、前記論理回路が、クロックパルス接続が活性
   信号状態にあるとき前記付加的なキースイッチの一つの
   活性化により決まる出力信号状態を既存のキースイッチ
   の一つの活性化により決まるもう一つの出力信号状態に
   優先して選択することを許す優先権検出手段を具えるよ
   うに構成したことを特徴とする特許請求の範囲第１項記
   載のデータ入力キーボード装置。 ４．２組の付加的キースイッチを与える特許請求の範囲
   第２項及び第３項に記載のデータ入力キーボード装置に
   おいて、論理回路内の優先権検出手段が更に、特許請求
   の範囲第３項の装置の付加的キーの一つの活性化により
   生ずる出力信号状態を特許請求の範囲第２項の装置の付
   加的キーの一つの活性化により生ずる出力信号状態に優
   先して選択することを許すように配設されたことを特徴
   とするデータ入力キーボード装置。 ５、論理回路が夫々既存のキースイッチに関係する第１
   の複数個の一致ゲートと、その又は各々の組の付加的な
   キースイッチに関する別の複数個の一致ゲートとを具え
   、各ゲートが夫々のキースイッチと関係し、これらのゲ
   ートがパルスシーケンシング手段からの前記パルス信号
   の特定の一つを受は取るように接続されている夫々の第
   １の入力端子と、関係するキースイッチの活性化に応答
   してキースイッチー ッチアレーを通った特定のパルス信号を受は取るように
   接続されている夫々の第２の入力端子とを有し、これら
   のゲートの各々が第１及び第２の入力端子の両方に前記
   特定のパルス信号に応答して出力信号状態を出すことを
   特徴とする特許請求の範囲前記各項のいずれかに記載の
   データ入力キーボード装置。 ６、前記一致ゲートをＮＯＲゲートとしたことを特徴と
   する特許請求の範囲第５項記載のデータ入力キーボード
   装置。 ７、前記論理回路にマイクロプロセサ又はマイクロコン
   ピュータとして具体化し、キースイッチアレーと相互接
   続するための複数個の接続端子と、位相の異なる複数個
   のパルス信号を出力するパルスシーケンシング手段と、
   キースイッチアレー内に設けられているキースイッチの
   夫々に関係する複数個の比較機能を循環的に演する手段
   とを具え、これらの比較機能がキースイッチアレーを通
   って間接的に前記手段に与えられる信号を前記手段に直
   接４− 与えられるパルス信号と比較することを含み、各比較機
   能が直接的と間接的との双方で与えられる同じ活性レベ
   ルの比較信号に基づき出力信号状態を与え、この出力信
   号状態が関係するキースイッチの活性化を検出したこと
   を示すことを特徴とする特許請求の範囲前記各項のいず
   れかに記載のデータ入力キーボード装置。 ８、前記接続導線の夫々一つが終端している論理回路の
   各接続端子毎の単一の入出力ボート回路が接続端子に接
   続され、休止信号レベルにある端子にバイアスをかける
   のに役立つバイアシング手段を具え、このバイアスが接
   続端子がこの接続端子に入力方向に加えられた活性信号
   レベルを受は取る時克服され、入出力ポート回路が接続
   端子に出力方向に加えられるパルス信号を受番プ取り、
   このパルスの期間中書き込みパルスによりラッチされて
   接続端子を活性信号レベルに保持している出力装置を駆
   動し、このラッチがパルス信号の循環するサイクル内の
   次のパルス信号の期間において生ずる書き込みパルスに
   より解除されて接続端子を休止信号レベルに戻すリセッ
   ト装置を駆動し、再度バイアシング手段によりこの休止
   信号レベルに保持することを特徴とする特許請求の範囲
   前記各項のいずれかに記載のデータ入力キーボード装置
   。 ９、前記ラッチをＤ形フリップフロップとし、このＤ形
   フリップフロップが接続端子に出力方向に加えられるべ
   きパルス信号をＤ入力端子に加えられるパルス信号と、
   クロック入力端子に加えられる書き込みパルスとを有し
   、フリップフロップの反転出力端子が出力装置を駆動す
   るように接続されており、非反転出力端子が一層ゲート
   の一方の入力端子に接続され、一致ゲートの使方の入力
   端子が書き込みパルスを受は取るように接続し、一致ゲ
   ートの出力端子がリセット装置を駆動するように接続さ
   れることを特徴とする特許請求の範囲第８項記載のデー
   タ入力キーボード装置。