JPH06201794A - 半導体装置のテスト回路 - Google Patents
半導体装置のテスト回路Info
- Publication number
- JPH06201794A JPH06201794A JP4348091A JP34809192A JPH06201794A JP H06201794 A JPH06201794 A JP H06201794A JP 4348091 A JP4348091 A JP 4348091A JP 34809192 A JP34809192 A JP 34809192A JP H06201794 A JPH06201794 A JP H06201794A
- Authority
- JP
- Japan
- Prior art keywords
- test
- signal
- register
- semiconductor device
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 複数のテスト端子を用いることなく、多機能
なテストモードを実現する。 【構成】 データ・バス５を介してテストレジスタ４に
データ値を設定し、テストレジスタ４の出力をデコーダ
９でデコードすることにより、複数のテストイネーブル
信号１０を生成し、多機能のテストモードを実現する。
その際、テスト端子６は一つで、テスト信号とライト端
子７のライト信号とのゲートされた信号により、テスト
レジスタ４にデータを取り込む。生成されるテストイネ
ーブル信号１０はレジスタの数ｎ個とすると２ｎ本とな
る。
なテストモードを実現する。 【構成】 データ・バス５を介してテストレジスタ４に
データ値を設定し、テストレジスタ４の出力をデコーダ
９でデコードすることにより、複数のテストイネーブル
信号１０を生成し、多機能のテストモードを実現する。
その際、テスト端子６は一つで、テスト信号とライト端
子７のライト信号とのゲートされた信号により、テスト
レジスタ４にデータを取り込む。生成されるテストイネ
ーブル信号１０はレジスタの数ｎ個とすると２ｎ本とな
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置のテスト回
路に関するものである。
路に関するものである。
【０００２】
【従来の技術】近年、半導体装置における多ピン化、高
機能、高集積化は著しく、特にパッケージにおけるピン
数の問題はコストにかかわる重要な点として、その数に
無駄が許されない状況である。その反面、高機能化に伴
いテスト方法も複雑化し、テスト効率を上げるためには
複数の専用端子が必要となる。
機能、高集積化は著しく、特にパッケージにおけるピン
数の問題はコストにかかわる重要な点として、その数に
無駄が許されない状況である。その反面、高機能化に伴
いテスト方法も複雑化し、テスト効率を上げるためには
複数の専用端子が必要となる。
【０００３】図２は従来の半導体装置のテスト回路図で
ある。図２に示すように、テスト用の専用端子１をｎ本
設けた場合、テスト端子１の信号ＴＥＳＴ１〜ＴＥＳＴ
ｎの組み合わせにより、デコーダ２で２ｎ通りのテスト
モードの設定が可能となる。テスト端子１の信号ＴＥＳ
Ｔ１〜ＴＥＳＴｎの組み合わせで、デコーダ２を介して
テストイネーブル信号３のいずれかがアクティブとな
る。この信号をマルチプレクス等のコントロール信号と
して用い、半導体装置内部で閉じたメガセル間の信号の
テストを行う。
ある。図２に示すように、テスト用の専用端子１をｎ本
設けた場合、テスト端子１の信号ＴＥＳＴ１〜ＴＥＳＴ
ｎの組み合わせにより、デコーダ２で２ｎ通りのテスト
モードの設定が可能となる。テスト端子１の信号ＴＥＳ
Ｔ１〜ＴＥＳＴｎの組み合わせで、デコーダ２を介して
テストイネーブル信号３のいずれかがアクティブとな
る。この信号をマルチプレクス等のコントロール信号と
して用い、半導体装置内部で閉じたメガセル間の信号の
テストを行う。
【０００４】
【発明が解決しようとする課題】このように高機能の半
導体装置をテストしようとした場合、少なくとも２本以
上のテスト端子が必要であると考えられ、前に述べたピ
ン数の無駄が許されない昨今の状況から見ると相反する
傾向である。
導体装置をテストしようとした場合、少なくとも２本以
上のテスト端子が必要であると考えられ、前に述べたピ
ン数の無駄が許されない昨今の状況から見ると相反する
傾向である。
【０００５】本発明は上記課題を解決するもので、複数
のテスト端子を必要としない半導体装置のテスト回路を
提供するものである。
のテスト端子を必要としない半導体装置のテスト回路を
提供するものである。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、テストレジスタを半導体装置内に設け、前
記テストレジスタの値をもってデコーダを通し、テスト
イネーブル信号を生成する機能を備える。テストレジス
タのデータとしてはデータ・バスの値を用い、テスト端
子がイネーブル状態のときのみ設定可能となるように、
ライト信号とテスト信号とをゲートした信号をテストレ
ジスタのゲート信号として用いる。
するために、テストレジスタを半導体装置内に設け、前
記テストレジスタの値をもってデコーダを通し、テスト
イネーブル信号を生成する機能を備える。テストレジス
タのデータとしてはデータ・バスの値を用い、テスト端
子がイネーブル状態のときのみ設定可能となるように、
ライト信号とテスト信号とをゲートした信号をテストレ
ジスタのゲート信号として用いる。
【０００７】つまり、本発明の半導体装置のテスト回路
は、複数のメガセルを有し、チップの外に出ることなく
これらのメガセル間で接続された信号線と、それらの信
号線を半導体装置の外で検査できるようにマルチプレク
スとそれをコントロールするテスト端子を備えた構成で
ある。
は、複数のメガセルを有し、チップの外に出ることなく
これらのメガセル間で接続された信号線と、それらの信
号線を半導体装置の外で検査できるようにマルチプレク
スとそれをコントロールするテスト端子を備えた構成で
ある。
【０００８】
【作用】本発明は上記構成により、テストレジスタのデ
ータとしてはデータ・バスの値を用い、デコーダを通し
てテストイネーブル信号をレジスタの数に応じて生成す
るため、ゲート用のテスト端子のみで多数のテストモー
ドが設定可能となる。
ータとしてはデータ・バスの値を用い、デコーダを通し
てテストイネーブル信号をレジスタの数に応じて生成す
るため、ゲート用のテスト端子のみで多数のテストモー
ドが設定可能となる。
【０００９】
【実施例】図１は、本発明の一実施例における半導体装
置のテスト回路図である。
置のテスト回路図である。
【００１０】図１において、４は複数のレジスタからな
るテストレジスタ、５はテストレジスタ４のデータ端子
に接続されたデータバス、６はテスト端子、７はライト
端子、８はテスト端子６およびライト端子７を入力とす
るゲート回路、９はテストレジスタ４の出力信号を入力
とするデコーダ、１０はデコーダ９の出力でテストレジ
スタ４の出力信号からデコードして生成されたテストイ
ネーブル信号である。
るテストレジスタ、５はテストレジスタ４のデータ端子
に接続されたデータバス、６はテスト端子、７はライト
端子、８はテスト端子６およびライト端子７を入力とす
るゲート回路、９はテストレジスタ４の出力信号を入力
とするデコーダ、１０はデコーダ９の出力でテストレジ
スタ４の出力信号からデコードして生成されたテストイ
ネーブル信号である。
【００１１】データ・バス５を介してテストレジスタ４
にデータ値Ｄ0，……，Ｄnを設定し、テストレジスタ４
の出力をデコーダ９でデコードすることにより、複数の
テストイネーブル信号１０を生成し、多機能のテストモ
ードを実現する。その際、テスト端子６は一つで、テス
ト端子６からのテスト信号ＴＥＳＴとライト端子７から
のライト信号ＮＷＲとがゲート回路８でゲートされ、そ
の出力である信号によりテストレジスタ４へデータバス
５を通してデータ値Ｄ0，……，Ｄnを取り込ませる。生
成されるテストイネーブル信号１０は、テストレジスタ
４におけるレジスタの数をｎ個とすると２ｎ本となる。
つまり、２ｎ通りのテストモードの設定が可能となる。
にデータ値Ｄ0，……，Ｄnを設定し、テストレジスタ４
の出力をデコーダ９でデコードすることにより、複数の
テストイネーブル信号１０を生成し、多機能のテストモ
ードを実現する。その際、テスト端子６は一つで、テス
ト端子６からのテスト信号ＴＥＳＴとライト端子７から
のライト信号ＮＷＲとがゲート回路８でゲートされ、そ
の出力である信号によりテストレジスタ４へデータバス
５を通してデータ値Ｄ0，……，Ｄnを取り込ませる。生
成されるテストイネーブル信号１０は、テストレジスタ
４におけるレジスタの数をｎ個とすると２ｎ本となる。
つまり、２ｎ通りのテストモードの設定が可能となる。
【００１２】
【発明の効果】本発明の半導体装置のテスト回路によれ
ば、テスト端子はテストのトリガ的信号を入力すればよ
く、複数のテスト端子を必要とせず、一つでよい。ま
た、テストレジスタにおけるレジスタ数に応じた数のテ
ストモードを実現でき、多機能のテストが可能となる。
ば、テスト端子はテストのトリガ的信号を入力すればよ
く、複数のテスト端子を必要とせず、一つでよい。ま
た、テストレジスタにおけるレジスタ数に応じた数のテ
ストモードを実現でき、多機能のテストが可能となる。
【図１】本発明の一実施例における半導体装置のテスト
回路の構成を示す図
回路の構成を示す図
【図２】従来の半導体装置のテスト回路の構成の一例を
示す図
示す図
１ テスト端子 ２ デコーダ ３ テストイネーブル信号 ４ テストレジスタ ５ データ・バス ６ テスト端子 ７ ライト端子 ８ ゲート回路 ９ デコーダ １０ テストイネーブル信号
Claims (1)
- 【請求項１】複数のレジスタで構成された、データがデ
ータバスを介して入力されるテストレジスタと、前記テ
ストレジスタの出力をデコードし、テストイネーブル信
号を生成するデコーダと、テスト信号を入力し、前記テ
ストレジスタがテスト可能状態であることを設定するテ
スト端子とを備えた半導体装置のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4348091A JPH06201794A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4348091A JPH06201794A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置のテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06201794A true JPH06201794A (ja) | 1994-07-22 |
Family
ID=18394681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4348091A Pending JPH06201794A (ja) | 1992-12-28 | 1992-12-28 | 半導体装置のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06201794A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396789B1 (ko) * | 2000-10-11 | 2003-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 기능 변경 회로 |
| KR100437834B1 (ko) * | 2001-12-28 | 2004-06-30 | 주식회사 하이닉스반도체 | 반도체 소자의 테스트 회로 |
| KR100507867B1 (ko) * | 2001-12-14 | 2005-08-18 | 주식회사 하이닉스반도체 | 데이터버스 감지증폭기를 구비한 반도체 메모리 소자 |
-
1992
- 1992-12-28 JP JP4348091A patent/JPH06201794A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396789B1 (ko) * | 2000-10-11 | 2003-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 기능 변경 회로 |
| KR100507867B1 (ko) * | 2001-12-14 | 2005-08-18 | 주식회사 하이닉스반도체 | 데이터버스 감지증폭기를 구비한 반도체 메모리 소자 |
| KR100437834B1 (ko) * | 2001-12-28 | 2004-06-30 | 주식회사 하이닉스반도체 | 반도체 소자의 테스트 회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0297821A3 (en) | Semiconductor integrated circuit device having gate array and memory | |
| JPH06213974A (ja) | 順序素子のテストを可能にするテスト構成の改良 | |
| US5319646A (en) | Boundary-scan output cell with non-critical enable path | |
| KR960003364B1 (ko) | Lsi용 테스트 신호 출력 회로 | |
| JPH06201794A (ja) | 半導体装置のテスト回路 | |
| US11624782B2 (en) | Core partition circuit and testing device | |
| JPH06138191A (ja) | 半導体集積回路 | |
| JPH0677050B2 (ja) | 電子回路 | |
| KR0141803B1 (ko) | 멀티플렉서-래치 | |
| JPH0429254B2 (ja) | ||
| JP3036962B2 (ja) | 集積回路のテスト回路 | |
| JPS63133559A (ja) | 半導体集積回路 | |
| JPS63298173A (ja) | 集積回路 | |
| JPS6043840A (ja) | 半導体集積回路装置 | |
| JPH02277143A (ja) | 集積回路用テスト回路 | |
| JPS6180068A (ja) | テスト信号発生回路 | |
| JPH0728006B2 (ja) | 半導体集積回路 | |
| KR900006412B1 (ko) | 카운터를 사용한 테스트 논리회로 | |
| JPS614979A (ja) | 半導体集積回路装置 | |
| JPS60174963A (ja) | 電子パツケ−ジ試験回路 | |
| JPH02236471A (ja) | 特殊試験機能回路を備える半導体装置 | |
| JPS62232582A (ja) | 集積回路の試験回路 | |
| JPH036469B2 (ja) | ||
| JPS635278A (ja) | 半導体集積回路の試験回路 | |
| JPH0770571B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |