JPS58218227A - デイジタル・アナログ変換器 - Google Patents
デイジタル・アナログ変換器Info
- Publication number
- JPS58218227A JPS58218227A JP9230683A JP9230683A JPS58218227A JP S58218227 A JPS58218227 A JP S58218227A JP 9230683 A JP9230683 A JP 9230683A JP 9230683 A JP9230683 A JP 9230683A JP S58218227 A JPS58218227 A JP S58218227A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- signal
- digital
- circuit
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はディジタル・アナログ変換器、特にディジタル
符号信号を荷重抵抗回路を介してアナログ信号に変換す
るディジタル・アナログ変換器（以下Ｄ／Ａ変換器と呼
ぶ）に係る。
符号信号を荷重抵抗回路を介してアナログ信号に変換す
るディジタル・アナログ変換器（以下Ｄ／Ａ変換器と呼
ぶ）に係る。
通信、計測、制御機器などにおいて、ディジタル信号と
アナログ信号の相互変換を行なう場合が多い。このよう
な変換の場合に重要なことは信号を正確に変換し信号対
雑音比（Ｓ／Ｎ比）を大きくすると同時に信号変換器を
安価にすることである。
アナログ信号の相互変換を行なう場合が多い。このよう
な変換の場合に重要なことは信号を正確に変換し信号対
雑音比（Ｓ／Ｎ比）を大きくすると同時に信号変換器を
安価にすることである。
理論的にはディジタル符号信号のビット数を多くすれば
、アナログ信号とディジタル信号の相互変換は正確に行
なえるが、しかし実際の信号変換回路の構成において、
構成回路素子の精度が高くない場合は、例えディジタル
符号のビット数が多くても、所期の変換精度を得ること
ができず、回路素子の精度を向上するためには製品のコ
スト高につながる。
、アナログ信号とディジタル信号の相互変換は正確に行
なえるが、しかし実際の信号変換回路の構成において、
構成回路素子の精度が高くない場合は、例えディジタル
符号のビット数が多くても、所期の変換精度を得ること
ができず、回路素子の精度を向上するためには製品のコ
スト高につながる。
特に、一般によく使用されているディジタル符号信号に
よって荷重抵抗（ダラー抵抗）回路網のスイッチ回路を
切換える方式のＤ／Ａ変換器において、量子化ステップ
はわずかな貴賓るにすぎない場合でも、スイッチ回路は
荷重の大きい抵抗部の切換スイッチを駆動することにな
り、その時発生するレベル変動誤差は所定の信号の変化
以上となってビット数を多くして精度を向上した意味を
なくすこととなり、上記レベル変動誤差を少なくしよう
とすれば、回路構成素子の精度を著しく向上させなけれ
ばならず装置のコスト高という太きな欠点を生ずる。
よって荷重抵抗（ダラー抵抗）回路網のスイッチ回路を
切換える方式のＤ／Ａ変換器において、量子化ステップ
はわずかな貴賓るにすぎない場合でも、スイッチ回路は
荷重の大きい抵抗部の切換スイッチを駆動することにな
り、その時発生するレベル変動誤差は所定の信号の変化
以上となってビット数を多くして精度を向上した意味を
なくすこととなり、上記レベル変動誤差を少なくしよう
とすれば、回路構成素子の精度を著しく向上させなけれ
ばならず装置のコスト高という太きな欠点を生ずる。
したがって本発明の目的はＤＡ変換器の信号対雑音比の
改善を目的とする。又、通常の精度の回路素子を用いて
、実質的に精度を著しく向上したＤＡ変換器を実現する
ことである。
改善を目的とする。又、通常の精度の回路素子を用いて
、実質的に精度を著しく向上したＤＡ変換器を実現する
ことである。
本発明は上記目的を達成するため、ディジタル入力信号
の差分のディジタル信号を求め、その差分のディジタル
信号をＤＡ変換器でアナログ量に変換し、そのアナログ
量を積分することによってアナログ出力信号に変換する
ように構成したものである。
の差分のディジタル信号を求め、その差分のディジタル
信号をＤＡ変換器でアナログ量に変換し、そのアナログ
量を積分することによってアナログ出力信号に変換する
ように構成したものである。
すなわち、同一の周波数成分の信号においては、振幅の
大きい信号はサンプル毎の電圧変化が太き４．１′、： く、ＤＡ変換器の分解能を。微弱な信号に対する場、′
１１″・ 合より落しても信号対雑音比は悪化しないことに基きサ
ンプル毎の電圧変化が小さいときＤＡ変換器の信号レベ
ルの変化に対して信号対雑音比を一定に保つようにした
もの゛である。
大きい信号はサンプル毎の電圧変化が太き４．１′、： く、ＤＡ変換器の分解能を。微弱な信号に対する場、′
１１″・ 合より落しても信号対雑音比は悪化しないことに基きサ
ンプル毎の電圧変化が小さいときＤＡ変換器の信号レベ
ルの変化に対して信号対雑音比を一定に保つようにした
もの゛である。
以下図面を用いて、本発明の詳細な説明する０まず、本
発明の理解を容易にするため、第１図を用いて、従来の
ＤＡ変換器の基本構成を示し、その動作と問題点を説明
する。
発明の理解を容易にするため、第１図を用いて、従来の
ＤＡ変換器の基本構成を示し、その動作と問題点を説明
する。
ＤＡ変換器ｌは、抵抗ラダー２により、２進化重み付け
をした高精度の定電流回路３と、電流スイッチ４を基本
とし、これに基準電圧源５と出力増幅器６を付加した構
成である。なお、７はディジタル符号信号入力端子、８
はアナログ信号出力端子である。本回路でディジタル入
力をアナログ出力に変換する際、例えばディジタル入力
として、８ビツト２進符舊の０１１１１１１１ （１０
進数２５５）から１だけ増加すると、１０００００００
（１０進数２５６）になる。このとき、２進化重み付
けされた下位７：・、・ ビットの定電流回路の電流和と上位１ビツトの電・ｔｌ
、Ｊ 流値の差が、下位ｉビットの電流値に対応しなければな
らない。このことから、抵抗ラダーや定電流回路の精度
が、実効的なビット数を決定しており、単にビット数を
増加しても、全体の信号レベルに対する分解能は向上し
ない。
をした高精度の定電流回路３と、電流スイッチ４を基本
とし、これに基準電圧源５と出力増幅器６を付加した構
成である。なお、７はディジタル符号信号入力端子、８
はアナログ信号出力端子である。本回路でディジタル入
力をアナログ出力に変換する際、例えばディジタル入力
として、８ビツト２進符舊の０１１１１１１１ （１０
進数２５５）から１だけ増加すると、１０００００００
（１０進数２５６）になる。このとき、２進化重み付
けされた下位７：・、・ ビットの定電流回路の電流和と上位１ビツトの電・ｔｌ
、Ｊ 流値の差が、下位ｉビットの電流値に対応しなければな
らない。このことから、抵抗ラダーや定電流回路の精度
が、実効的なビット数を決定しており、単にビット数を
増加しても、全体の信号レベルに対する分解能は向上し
ない。
また信号の大きさがゆるやかな変化をするとき、下位ビ
ットの小さな変化が、最上位ビットの電流スイッチを作
動させ、信号の変化量に比較して無視できない切替ノイ
ズを発生させる。そのため。
ットの小さな変化が、最上位ビットの電流スイッチを作
動させ、信号の変化量に比較して無視できない切替ノイ
ズを発生させる。そのため。
従来のＤＡ変換器は、切替ノイズ対策をしなければ、低
雑音にならない。
雑音にならない。
第３図は本発明によるＤＡ変換器の原理的構成を示すブ
ロック図である。
ロック図である。
Ｄ Ａ 変換器は、レジスタ９、引算器１０、差分ＤＡ
変換器１１、積分器１２で構成されている。
変換器１１、積分器１２で構成されている。
入力端子７からディジタル信号が入力されるき、レジス
タ９ｉどは、１サンプル周期前のディジタル信号入力が
記憶されており゛、引算器ｌＯでディジタル信号入力の
差分が算出される０この演算された差分のディジタル信
号は、差分の正負判定符号と共に保持され、クロック信
号で次の差分ＤＡ変換器−１１に加えられる。１２．１
３はクロック信号入力端子である。差分ＤＡ変換器１１
は、差分の正、負により正、負のアナログ信号を出力す
るが、この信号に一定の基準電圧を加えたものを出入す
る。またこのときレジスタ９のデータは端子１３から加
えられるクロック信号で更新される。
タ９ｉどは、１サンプル周期前のディジタル信号入力が
記憶されており゛、引算器ｌＯでディジタル信号入力の
差分が算出される０この演算された差分のディジタル信
号は、差分の正負判定符号と共に保持され、クロック信
号で次の差分ＤＡ変換器−１１に加えられる。１２．１
３はクロック信号入力端子である。差分ＤＡ変換器１１
は、差分の正、負により正、負のアナログ信号を出力す
るが、この信号に一定の基準電圧を加えたものを出入す
る。またこのときレジスタ９のデータは端子１３から加
えられるクロック信号で更新される。
差分ＤＡ変換器１１の出力は、積分器１２に加えられ、
アナログ信号として折線近似の信号が取り出される。低
雑音化のためには、ＤＡ変換器の電流スイッチ切換時に
入力をＯＦＦにすればよい。
アナログ信号として折線近似の信号が取り出される。低
雑音化のためには、ＤＡ変換器の電流スイッチ切換時に
入力をＯＦＦにすればよい。
第４図は、本発明によるＤＡ変換器の出力信号波形を示
す。曲線１４は、ディジタル信号入力を従来方式のＤＡ
変換器でアナログ信号に変換したときの理想的波形、点
線で示す曲＃ｊｌ１５は、本発明ＯＤＡの変換器を用い
たときの信号波形である。
す。曲線１４は、ディジタル信号入力を従来方式のＤＡ
変換器でアナログ信号に変換したときの理想的波形、点
線で示す曲＃ｊｌ１５は、本発明ＯＤＡの変換器を用い
たときの信号波形である。
信号波形は折線近似であり、クロックパルスごとの直線
の勾配は、ディジタル信号波形の増加分に比例している
。積分器の時定数を変化したときのアナログ出力は、曲
線１６のように振幅が変化するが、波形は全く同じであ
る。なおアナログ信号出力はクロック信号の周期だけ遅
れる。
の勾配は、ディジタル信号波形の増加分に比例している
。積分器の時定数を変化したときのアナログ出力は、曲
線１６のように振幅が変化するが、波形は全く同じであ
る。なおアナログ信号出力はクロック信号の周期だけ遅
れる。
本発明のＤＡ変換器は、サンプル毎の変化量に・ 対し
、差分ＤＡ変換器の有効桁を当てることができるので、
飛躍的に高精細化できると同時に、最小ビットの変化量
に対しても階段変化の代りに折線による忠実かつ滑らか
な信号の再生が可能である０ 本発明の特徴は、折線の勾配を決定する際、大振幅の信
号、正確に言えばサンプル毎の電圧変化量の大きい信号
に対しては、ＤＡ変換の際に大きい絶対誤差を許容し、
弱い信号に対しては、絶対誤差を小さくシ、信号対雑音
比の改善を行なうのである。
、差分ＤＡ変換器の有効桁を当てることができるので、
飛躍的に高精細化できると同時に、最小ビットの変化量
に対しても階段変化の代りに折線による忠実かつ滑らか
な信号の再生が可能である０ 本発明の特徴は、折線の勾配を決定する際、大振幅の信
号、正確に言えばサンプル毎の電圧変化量の大きい信号
に対しては、ＤＡ変換の際に大きい絶対誤差を許容し、
弱い信号に対しては、絶対誤差を小さくシ、信号対雑音
比の改善を行なうのである。
第５図は本発明によるＤＡ変換器の一実施例の回路図を
示す。
示す。
このＤＡ変換器は、１６ビツトのディジタル入力をアナ
ログ出力に変換する高精度なもので、通常精度の８ビツ
トＤＡ変換器を２個使用して構成°二、７．。７□、２
．Ｊ・、、−ｈ＊−ｑｈｓｈ：ｙｎ＋ａ。７を介して１
６ビツトのレジスタ９および引算器１０、上位８ビツト
用のＤＡ変換器１１−２及び下位８ビツト用のＤＡ変換
器１１−１、抵抗Ｒ１およびＲ２からなる分圧器１４、
加算器１５、積分器８、積分器の直流出力ドリフトを補
償するための差動増幅器１６ 、１９、基準電圧発生回
路２４、低域通過フィルタ２５ （Ｒ４と０２で構成さ
れている。）高域通過フィルタ１８ （Ｒ６と０３で構
成されている。）、低域通過フィルタ２１（Ｒ７と０４
で構成されている）、加算回路２０、直流再生用ＤＡ変
換器２２で構成されている。
ログ出力に変換する高精度なもので、通常精度の８ビツ
トＤＡ変換器を２個使用して構成°二、７．。７□、２
．Ｊ・、、−ｈ＊−ｑｈｓｈ：ｙｎ＋ａ。７を介して１
６ビツトのレジスタ９および引算器１０、上位８ビツト
用のＤＡ変換器１１−２及び下位８ビツト用のＤＡ変換
器１１−１、抵抗Ｒ１およびＲ２からなる分圧器１４、
加算器１５、積分器８、積分器の直流出力ドリフトを補
償するための差動増幅器１６ 、１９、基準電圧発生回
路２４、低域通過フィルタ２５ （Ｒ４と０２で構成さ
れている。）高域通過フィルタ１８ （Ｒ６と０３で構
成されている。）、低域通過フィルタ２１（Ｒ７と０４
で構成されている）、加算回路２０、直流再生用ＤＡ変
換器２２で構成されている。
抵抗分圧器１４は、下位ビット用ＤＡ変換器１１−１の
出力電圧を２５６分の１に分割するもので、より正確に
言えば、ＤＡ変換器１１−１の最上位ビットの電圧ステ
ップが、上位ピッＩ−ＤＡ変換器１１−−２の最下位ビ
ットの電圧ステップの２分の１になるようにするもので
ある。
出力電圧を２５６分の１に分割するもので、より正確に
言えば、ＤＡ変換器１１−１の最上位ビットの電圧ステ
ップが、上位ピッＩ−ＤＡ変換器１１−−２の最下位ビ
ットの電圧ステップの２分の１になるようにするもので
ある。
１１、
これによって１．；１：、、、ＤＡ変換器１！−１，１
１−２は最大電圧に対す、る分解能よりもビット数を増
加した１６ビツトの差分ＤＡ変換器を構成する。この８
ビット精度の部品で構成した差分ＤＡ変換器は、単体と
しては、最大出力電圧に対し８ビツトの分解能しか持た
ないが、本実施例の差分ＤＡ変換積分方式で使用すると
き、Ｎ信号においては上位ビットの電流スイッチが動作
せず変化量に対し最大８ビツトの精度を持つことになる
。
１−２は最大電圧に対す、る分解能よりもビット数を増
加した１６ビツトの差分ＤＡ変換器を構成する。この８
ビット精度の部品で構成した差分ＤＡ変換器は、単体と
しては、最大出力電圧に対し８ビツトの分解能しか持た
ないが、本実施例の差分ＤＡ変換積分方式で使用すると
き、Ｎ信号においては上位ビットの電流スイッチが動作
せず変化量に対し最大８ビツトの精度を持つことになる
。
すなわち、このＤＡ変換器は、信号の交流分に対し、実
質的に１６ビツトで正しく動作する。直流分として、例
えば、１０Ｈｚ以下まで再生する場合は、図の如く、そ
れぞれのフィルタ２１（Ｒ７（！：Ｃ４で構成）とＤＡ
変換器２２及び加算回路２０を付加し、直流分を８ビツ
トの精度で再生するこ吉ができる。
質的に１６ビツトで正しく動作する。直流分として、例
えば、１０Ｈｚ以下まで再生する場合は、図の如く、そ
れぞれのフィルタ２１（Ｒ７（！：Ｃ４で構成）とＤＡ
変換器２２及び加算回路２０を付加し、直流分を８ビツ
トの精度で再生するこ吉ができる。
なお、通信に用いられる信号の場合、直流分は不要で上
記Ｄ／Ａ変換器、フィルタ２１および加算回路２０は省
略しても良い。
記Ｄ／Ａ変換器、フィルタ２１および加算回路２０は省
略しても良い。
なお、上記実施例にぢいては下位ビットの信号出力は、
２５６分の１の分圧器１４を通す構成であるが、入力の
時間をパルスで等測的に等しくなるようにしてもよい。
２５６分の１の分圧器１４を通す構成であるが、入力の
時間をパルスで等測的に等しくなるようにしてもよい。
これらの場合、上位ビット（又は上位及び下位ビット）
のアナログ出力は、ホールド回路を用いて積分時間を長
くすれば出力電圧のステップ的変化が避けられる。
のアナログ出力は、ホールド回路を用いて積分時間を長
くすれば出力電圧のステップ的変化が避けられる。
上記実施例では、８ビツトのＤＡ変換器を２個使用した
が、最初から同じ精度の構成部品でビット数のみ増加し
た、１６ビツト差分ＤＡ変換鴫を使用すればよいのはも
ちろんのことである。
が、最初から同じ精度の構成部品でビット数のみ増加し
た、１６ビツト差分ＤＡ変換鴫を使用すればよいのはも
ちろんのことである。
また本方式によれば、サンプリング時間を早くすれば一
般に信号電圧の変化量が減少し、レジスタのビット数よ
りも差分ＤＡ変換器のビット数を大幅に低減させること
が可能である。
般に信号電圧の変化量が減少し、レジスタのビット数よ
りも差分ＤＡ変換器のビット数を大幅に低減させること
が可能である。
また本実施例でＤＡ変換器を２個使用した代りに、時分
割で、ディジタル信号入力の上位ビットと下位ビットを
遂次処理し、それぞれ積分器に入力すればよい。
割で、ディジタル信号入力の上位ビットと下位ビットを
遂次処理し、それぞれ積分器に入力すればよい。
又、本発明によるＤＡ変換器は、当然ＡＤ変換器の部分
復号回路にも使用されるもので第６図は、本考案のＤＡ
変換器を用いて、ＡＤ変換器を構成した実施例を示す。
復号回路にも使用されるもので第６図は、本考案のＤＡ
変換器を用いて、ＡＤ変換器を構成した実施例を示す。
ＡＤ変換器ｌは、ＤＡ変換器１、遂次比較用のレジスタ
および制御論理回路２６、比較器２７から構成される。
および制御論理回路２６、比較器２７から構成される。
動作は、一般によく知られているもので、ビット単位で
ＤＡ変換器を動作させ、その出力を比較器を使って、未
知の入力アナログ信号と比較し、変換を行うものである
。なお、２８はアナログ信号入力端子、２９は変換され
たディジタル出力端子である。
ＤＡ変換器を動作させ、その出力を比較器を使って、未
知の入力アナログ信号と比較し、変換を行うものである
。なお、２８はアナログ信号入力端子、２９は変換され
たディジタル出力端子である。
一般に通信に用いられる信号の場合、直流分は不要で上
述する如く、本考案によるＤＡ変換器は既存の安価な４
〜８ビツトのＤＡ変換器に使用されている回路構成素子
を用いて、２倍又はそれ以上の高積度のＤＡあるいはＡ
Ｄ変換器を構成することができ、高積度の集積化された
ＡＤあるいはＤＡ変換器を実現することが可能となる。
述する如く、本考案によるＤＡ変換器は既存の安価な４
〜８ビツトのＤＡ変換器に使用されている回路構成素子
を用いて、２倍又はそれ以上の高積度のＤＡあるいはＡ
Ｄ変換器を構成することができ、高積度の集積化された
ＡＤあるいはＤＡ変換器を実現することが可能となる。
図面の簡単な説明 □
第１図は従来のＤＡ変変器器ブロック図、第２１′当１
図はＤＡＡ換動作説明のためのディジタル信号の説明図
、第３図は本発明１２゛よるＤＡ変換器の原理的構成を
示すブロック−１第４図は本発明の動作説明のための波
形図、第５図は本発明によるＤＡ変換器の一実施例の回
路図、第６図は本発明によるＤＡ変換器を使用したＡＤ
変換器のブロック図１・・・ＤＡ変換器、２・・・抵抗
ラダー、３・・・定電流回路、４・・・スイッチ、５・
・・基準電圧源、６・・・増幅器、７・・・ディジタル
信号入力端子、８・・・アナログ信号出力端子、９・・
・レジスタ、１０・・・引算器、１１・・・第１図
６２図 第３図 冨 ５ 口 ′ＶＪ ６ 図
、第３図は本発明１２゛よるＤＡ変換器の原理的構成を
示すブロック−１第４図は本発明の動作説明のための波
形図、第５図は本発明によるＤＡ変換器の一実施例の回
路図、第６図は本発明によるＤＡ変換器を使用したＡＤ
変換器のブロック図１・・・ＤＡ変換器、２・・・抵抗
ラダー、３・・・定電流回路、４・・・スイッチ、５・
・・基準電圧源、６・・・増幅器、７・・・ディジタル
信号入力端子、８・・・アナログ信号出力端子、９・・
・レジスタ、１０・・・引算器、１１・・・第１図
６２図 第３図 冨 ５ 口 ′ＶＪ ６ 図
Claims (1)
- ディジタル入力信号の変化分を算出する第１の回路と、
上記回路のディジタル出力信号をアナログ信号に変換す
る第２の回路と、上記第２の回路の出力を積分する回路
とを具備して構成されたことを特徴とするディジタル・
アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230683A JPS58218227A (ja) | 1983-05-27 | 1983-05-27 | デイジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230683A JPS58218227A (ja) | 1983-05-27 | 1983-05-27 | デイジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58218227A true JPS58218227A (ja) | 1983-12-19 |
| JPS6342887B2 JPS6342887B2 (ja) | 1988-08-26 |
Family
ID=14050719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9230683A Granted JPS58218227A (ja) | 1983-05-27 | 1983-05-27 | デイジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218227A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1164703A4 (en) * | 1999-12-17 | 2004-03-31 | Sakai Yasue | DIGITAL / ANALOG CONVERTER |
| JP2014057248A (ja) * | 2012-09-13 | 2014-03-27 | Renesas Electronics Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50145252U (ja) * | 1974-05-17 | 1975-12-01 |
-
1983
- 1983-05-27 JP JP9230683A patent/JPS58218227A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50145252U (ja) * | 1974-05-17 | 1975-12-01 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1164703A4 (en) * | 1999-12-17 | 2004-03-31 | Sakai Yasue | DIGITAL / ANALOG CONVERTER |
| JP2014057248A (ja) * | 2012-09-13 | 2014-03-27 | Renesas Electronics Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6342887B2 (ja) | 1988-08-26 |
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