JPS58218254A - 符号誤り検出・訂正装置 - Google Patents

符号誤り検出・訂正装置

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JPS58218254A
JPS58218254A JP9920182A JP9920182A JPS58218254A JP S58218254 A JPS58218254 A JP S58218254A JP 9920182 A JP9920182 A JP 9920182A JP 9920182 A JP9920182 A JP 9920182A JP S58218254 A JPS58218254 A JP S58218254A
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JP
Japan
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error
output
circuit
error rate
correction
Prior art date
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Pending
Application number
JP9920182A
Other languages
English (en)
Inventor
Keizo Nishimura
西村 恵造
Nobutaka Amada
信孝 尼田
Masami Nishida
西田 正已
Takao Arai
孝雄 荒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Pending legal-status Critical Current

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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13Linear codes
    • H03M13/15Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10Digital recording or reproducing
    • G11B20/18Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1806Pulse code modulation systems for audio signals
    • G11B20/1809Pulse code modulation systems for audio signals by interleaving
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes

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  • Signal Processing (AREA)
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  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Multimedia (AREA)
  • Optical Recording Or Reproduction (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は一ディジタル・オーディオ信号の符号誤り検出
・訂正装置−関するものである。
ディジタル・オーディオ信号には、符号誤りを検出・訂
正するためK、誤り検出・訂正符号を付加することが多
い。このような誤り検出・訂正符号として、符号効率の
点から適しているものに、リード・ソロモン符号がある
以下、リード・ソロモン符号を用いた、従来のディジタ
ル・オーディオ信号の符号誤り検供・訂正装置について
説明する。第1図にそのブロツク図な示す。本従来例に
おいては、1シンボルは6ビツト、49データシンボル
に対して3シンボルのパリティシンボルを付加してリー
ド・ソロモン符号を構成している。リード・ソロモン符
号の生成多項式の根をdとした時、パリテイチェククマ
トリクスHは、   。
で表わされるものとする。
第1図において、1はデータ及びパリティシンボル入力
端子、2は第1のシンドローム演算回路、3は第2のシ
ンドローム演算回路、4はIg 3 ci−> シy 
)’ o−ム演算回路、5はシンドロームチェック回路
、6はR−8ラツチ、7は一致検出回路、8はカウンタ
、9はエラーアドレスラッチ、10はエラーバタンラン
チ、11はエラーバタン出力端子、12はエラーアドレ
ス出力端子、13はエラーフラグ出力端子である。
データ及びパリティシンボル入力端子1から入力された
各シンボルは、”ill第1〜第3のシンドローム演算
回路2〜4に町′次入方される。データ49シンボルと
パリティ岐シンボルを全て入力し終えると、第1〜第5
 ij’ll”1lIJiンドロ一ム麺算回路2〜4に
は、それぞれ第1〜第6のシンドロームカ得られる。こ
の時シンドロームチェック回路5は、第1〜第3のシン
ドロームが全て【1であるか否かをチェックし、少な(
とも1つのシンドロームが0でなければ符号誤りを検出
したとして、R−8ラツチ6をセットし、エラーフラグ
を立てる、一方、3つのシンドロームが全て0であれば
符号誤りは発生していないとしてエラーフラグを立てる
ことはない。
以上のように誤り検出を終了すると、誤り訂正演算を開
始する。誤り訂正演算は以下のアルゴリズムで行う。誤
りがi番目の1シンボルのみであり、そのエラーバタン
がelであったとすると、第1〜第3のシンドロームs
、、s、、s、はそれぞれ、 St = el 5、=−24e」 S、 =a 1O4−1j es 1:1 となっている。従って、S、 、 S、にそれぞれα−
■。
d−104を乗じ、・、’>、・で1回それぞれa、α
2を乗じれば1.1−1! f3. = e l # 
”’−”°’8B=elとなり、S、′の値すなわちエ
ラーバタンと一致する。つまり。
、−5t8.およびa″−1048,にそれぞれべ、−
を乗じた回数を計数しながらそれぞれS、との一致をチ
ェックすれば、一致した時の計数値璽が誤りシンボルの
アドレスであり、そのエラーバタンがS。
すなわちelであることが求められ、誤りの訂正が可能
である。
第1図の例では−誤り検出後、第2、第6のシンドロー
ム演算回路3,4は、それぞれその内容S、 、 S、
 Kベー@m、rt−1″を乗じる。次いでカウンタ8
をクリアし、第2、第3のシンドローム演2算回路3,
4は、その内容すなわち、−123,。
ft−1048,にそれぞれ6.−の乗算を行う。この
乗算を1回行う毎にカウンタ8をカウントアツプし、次
いで一致検出回路7により第1〜第3のシンドローム演
算回路2〜4の内容の一致をチーツク伊る。一致検出回
路7は、第1〜第3のシンドローム演算回路2〜4の内
容が一致したことを検出すると、一致パルスを出力する
。この一致パルスによりR−8ラツチ6はリセツトされ
、同時にエラーアドレスラッテ9はカウンタ8の内容を
、またエラーバタンランチ10は第1のシンドローム演
算回路2の内容をそれぞれラッチする。従って、訂正が
不能な2シンボル以上の誤りを検出した場合にはエラー
フラグ出力端子13からエラーフラグが出力され、訂正
可能な1シンボルの場合にはエラーバタン出力端子11
からはエラーバタンが、エラーアドレス出力端子12か
らはエラーアドレスが出力され。
誤り訂正が行われる。この時はエラーフラグ出力端子1
3からはエラーフラグは出力されない。
ところで、ここで例にあげた、符号距離4のリード0ソ
ロモン符号では、誤り検出のみを行えば3シンボル誤り
までの誤りを全て検出できるのに対し、1シンボル誤り
の訂正を行う場合には3シンボル誤りにおいて誤訂正を
生じる。
ディジタル・オーディオ再生装置においては、誤りを検
出して訂正を行った後、訂正不能であったデータにおい
ては、そのデータに付加されたエラー7ラグにより、前
値ホールドあるいは平均値補間による補正を行う。とこ
ろが、検出もれあるいは誤訂正となり、たデータにはエ
ラーフラグが付加されないため、補正ができずクリック
音の発生となり問題となる。
本例のような従来の符号誤り検出・訂正装置では、信号
の状態が劣化して符号誤り率が増加して6シンボル誤り
の確率が増加すると、誤訂正の発生確率が増加し、問題
となる。一方、誤訂正の発生を防止するために、誤り訂
正を行わず、検出のみを行うと、勾号誤り率が低く、訂
正が可能な場合にも、リード争ソロモン符号の誤り訂正
能力を活かすことが出来ず、不利である。
本発明の目的は上記した従来の欠点をなくし、誤り検出
・訂正符号の能力を損なうことなく、有害な誤訂正の発
生を防止することが可能な符号誤り検出・訂正装置を穐
′□供することにある。
□ 誤創正を防止するため咳(”、は、訂正動作な停止・− すれば良いが、前述した□ように−誤り検出のみしか行
わないと、誤訂正発生確率の低い低誤り率の時も、補正
されるデータが発生し、符号の能力を十分発揮できず、
効率が悪い。
そこで、符号誤り率が低(、誤訂正発生確率が低い場合
には訂正動作を行い、符号誤り率が高くなって、誤訂正
発生確率が高(なった場合には訂正動作を停止させ、検
出のみを行うようにすれば良い。そのために、訂正前の
誤り検出数を計数するカウンタを設け、一定時間間隔で
誤り検出数を監視することにより符号誤り率を検知し、
その値があらかじめ定めた値を超えた時には誤り訂正を
停止させるようにすれば良い。
また、入力信号が劣化して、平均的な符号誤り率が 値
付近である時には、一定時間間隔で計数した誤り検出数
は設定値を超えたり超えなかったりを繰返す′:=この
ような 値付近の符号誤り率で誤訂正防・雀を安定に行
うためには、計数した誤り検出数か設定値を超えたら、
それから一定の期間訂正−作を持続して停止させること
、V。
が有効である。さ、らに、同様の目的で、設定値を2値
設け、誤り検出数が第1の設定値を超えたら、第2の設
定値を下まわるまで訂正動作!停止するよう、ヒステリ
シスを持たせることも可能である、 以下、本発明の一実施例を第2図により説明する。第2
図において、1はデータ及びパリティシンボル入力m子
、2は第1のシンドローム演算回路、3は第2のシンド
ローム演算回路。
4は第3のシンドローム演算回路、5はシンドロームチ
ェック回路、6はR−Sラッチ、7は一致検出回路、8
はカウンタ、9はエラーアドレスラッチ、10はエラー
バタンラッチ−11バニラ−バタン出力端子、12はエ
ラーアドレス出力端子、16はエラーフラグ出力端子、
14はエラーレート計数回路、15は訂正動作制御回路
16はANDゲートである。
本実施例は、本発明を1シンボルが6ビツトで、49デ
ータシンボルに対して3シンボルのパリティシンボルを
付加して構成されたリード・ソロモン符号を用いた符号
誤り検出・訂゛正装置に適用したものである。データ及
びバリテづシンボル入力端子1から入力された各シンボ
ルは第1〜第6のシンドローム演算回路2〜4に順次入
力される。データ49シンボルとパリティ3シンボル・
を全て入力し終えると、第1〜第3のシンドローム演算
回路2〜4には、それぞれ第1〜第6のシンドロームが
得られる。この時シンドロームチェック回路5は、第1
〜第6のシンドロームが全て口であるか否かをチェック
し、少なくとも1つのシンドロームが0でなければ符号
誤りを検出したとして、R−8ラツチ6をセットすると
ともに1誤り検出パルスをエラーレート語数回路14に
送る。また、全てのシンドロームがOであればR−8ラ
クチ6はセットされず、またエラーレート計数回路14
へは誤り検出パルスは送られない。
以上のように誤り検出を終了する。と、誤り訂正演算を
開始するが、訂正演算アルゴリズム自体は従来の誤り検
出・訂正装置と同一である。
第2、第3のシンドローム演算回路3,4は、それぞれ
その内容S2、S3にα−■2、α−104を乗じる。
次いでカウンタ8をクリアし、第2、第3のシンドロー
ム演算回路3,4は、その内容すなわちα−■2S2、
α−104S3にそれぞれα、α2の乗算を行う。
この乗算を1回行う毎にカウンタ8をカウントアンプし
、次いで一致検出回路7により第1〜第3のシンドロー
ム演算回路2〜4の内容の一致をチェックする。一致検
出回路7は、第1〜第3のシンドローム演算回路2〜4
(1)内容が一致したことを検出すると、一致パルスを
出方する。
一方、エラーレート計数回路14は、一定周期内の、シ
ンドロームチェック回路5の誤り検出パルスの数を計数
し、一周期毎にその計数値を出力する。従って、エラー
レート計数回路14の出力は、符号誤り率に比例した値
となる。このエラーレート計数回路14の出力は、訂正
動作制御回路15に入る。第3〜5図に訂正動作制御回
路例のブロック図を示す。第3〜5図において15aは
エラーレート入力端子、15bは制御出力端子、17,
17a、17bは比較器、18は単安定マルチバイブレ
ータ、19はR−Sラツチである。第3図の例において
は、エラーレート入力端子15aから入力されたエラー
レート計数回路14の出力は、比較器17に入力され、
あらかじめ設定した基準値と比較し、エラーレート入力
が基準値より小さい場合は制御出力端子15bよりLo
wレベル出力を出し、エラーレート入力が基準値を超え
るとHighルベル出力を出す。次に第4図の例では、
エラーレート入力端子15aから入力されたエラーレー
ト計数回路14の出力は、比較器17により基準値と比
較し、エラーレート入力が基準値を超えると単安定マル
チバイブレータ18をトリガする。従って単安定マルチ
パイプレータ18は、エラーレート入力が基準値な超え
た瞬間から一定の期間Lowレベル出力を制御出力端子
15bに出力し、それ以外の期間はHighレベルを出
力する。第5図の例はヒステリシスを持たせた例で、エ
ラーレート入力端子15aから入力されたエラーレート
計数回路14の出力は、比較器17aおよび比較器17
bに入力される。比較器17aはエラーレート入力を基
準値1と比較し、基準値1より大きければR−Sラッチ
19をリセットする。一方比較器17bはエラーレート
入力を基準値2と比較し、基準値2より小さければR−
Sラツチ19をセットする。基準値2は基準値1より小
さく設定してあり、本例ではエラーレート入力が基準値
1より大きくなれば制御出力端子15b出力はLowレ
ベルとなり、その後、エラーレート入力が変動しても、
基準値2よりかさくなるまではLowレベルのままであ
る。そして、エラーレート入力が基準値2より小さくな
れば制御出力端子15b出力は、Htghレベルとなる
以下第2図にて動作の説明な−続ける。訂正動作制御回
路15の出力はANDゲート16に入力され、−敷積出
回路7の出力を0N−OFFする。
従って、入力信号の符号誤り率が低(て、基準値として
設定した値以下であれば、一致パルスはANDゲート1
6から出力され、几−82ツチ6はリセ□ットされ、同
時にエラーアドレスラッチ9はカウンタ8の内容を、ま
たエラーバタンラッチ10は第1のシンドローム演算回
路2の内容をそれぞれラッチする。−カス力信号の符号
誤り率が高くて、基準値として設定した値以上であれば
、一致パルスはANDゲート16から出力されず、R−
8ラツチ6はリセットされず、またエラーアドレスラン
チ9、エラーバタンラッチ10も動かない。つまり、誤
り検出のみが行われる。υ上の結果、誤りが検出され、
訂正が可能であれば、エラーバタン出力端子11からは
エラーバタンか、エラーアドレス出力端子12からはエ
ラーアドレスが出力され、訂正不能であるか又は訂正ケ
停止した場合にはエラーフラグ出力端子13からエラー
フラグが出力される。
従って、基準値を、誤訂正な発生する確率が問題となる
符号誤り率に相当″1−る値に設定しておけば、それよ
り高い誤り率の場合に4は誤り検出のみを行うことによ
り誤訂正発生を防止でき、一方眼訂正発生が問題となら
ない誤り率の場合には誤り訂正な行うことができる。
本発明によ狙ば、信号の状態が劣化して符号誤り率が増
加しても、有害な誤訂正の発生な防止することが可能で
あり、かつ信号の状態が良好で、符号誤り率が小さい時
は、誤り検d−訂正符号の能力を活かした誤り訂正が可
能な符号誤り検出・訂正装置を実現できる。
【図面の簡単な説明】
第1図は従来の符号誤り検出・訂正装置めブロック図、
第2図は本発明による符号誤り検出・訂正装置の一実施
例図、第3図乃至第5図は第2図における訂正動作制御
回路15の構成例を示す図である。 1・・・データ及びパリティシンボル入力端子2〜4・
・・第1〜第3のシンドローム演算回路5・・・シンド
ロームチェック回路 6・・・几−8ラツチ 7・・・−散積出回路 、11゜ ) 8・・・カウンタ    ・1・。 勾・ 9・・・エラーアドレス九しチ 10・・・エラーバタンラッチ 11・・・エラーバタン出力端子 12・・・エラーアドレス出力端子 13・・・エラー2ラグ出力端子 14・・・エラーレート計数回路 15・・・訂正動作制御回路 16・・・ANDゲート 17・・・単安定マルチ 18・・・R−8ラツチ : 薯    己 才 1 図 才 2 膿

Claims (1)

  1. 【特許請求の範囲】 1 ディジタル信号の符号誤りを検出・訂正する装置忙
    おいて、入力信号の符号誤り率を計測する計測手段と、
    誤り訂正動作を制御する制御手段とを具備し、前記計測
    手段の出力により前記制御手段を切換え、入力信号の符
    号誤り率、に応じて誤り訂正動作を能動・停止すること
    を特徴とする符号誤り検出−訂正装置。 2、 前記制御手段は1、計測手段出力があらかじめ設
    定した符号誤り率を超えた値となったことを検知し、そ
    の時点から一定の期間訂正動作を停止させる特許請求の
    範囲第1項記載の符号誤り検出−訂正装置。 3 前記制御手段は、前記計測手段の出力が、第1のあ
    らかじめ設定した符号誤り率を超えた値となりたことな
    検知すると訂正動作を停止させ、次に第2のあらかじめ
    設定した符号誤り率以下となったことを検知すると訂正
    動作を復帰させる特許請求の範囲第1項記載の符号誤り
    検出・訂正装置。
JP9920182A 1982-06-11 1982-06-11 符号誤り検出・訂正装置 Pending JPS58218254A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP9920182A JPS58218254A (ja) 1982-06-11 1982-06-11 符号誤り検出・訂正装置
US06/502,634 US4541091A (en) 1982-06-11 1983-06-09 Code error detection and correction method and apparatus

Applications Claiming Priority (1)

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JP9920182A JPS58218254A (ja) 1982-06-11 1982-06-11 符号誤り検出・訂正装置

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JPS58218254A true JPS58218254A (ja) 1983-12-19

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ID=14241031

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JP9920182A Pending JPS58218254A (ja) 1982-06-11 1982-06-11 符号誤り検出・訂正装置

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JP (1) JPS58218254A (ja)

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