JPS58218866A - 電力用ゲ−ト・タ−ン・オフサイリスタのスナバ回路 - Google Patents
電力用ゲ−ト・タ−ン・オフサイリスタのスナバ回路Info
- Publication number
- JPS58218866A JPS58218866A JP8394982A JP8394982A JPS58218866A JP S58218866 A JPS58218866 A JP S58218866A JP 8394982 A JP8394982 A JP 8394982A JP 8394982 A JP8394982 A JP 8394982A JP S58218866 A JPS58218866 A JP S58218866A
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- Japan
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- snubber circuit
- snubber
- capacitor
- circuit
- auxiliary
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
- H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電力用サイリスタ、特にゲート・ターン・オ
フサイリスタ（以下、ＧＴＯという）のスナバ回路の改
良に係る。
フサイリスタ（以下、ＧＴＯという）のスナバ回路の改
良に係る。
第１図は、従来の電力用ＧＴＯのスナバ回路の一例を示
す。
す。
すなわち、ＧＴＯｌのアノード、カソード間にダイオー
ド２（ＤＢ）とコンデンサ３（Ｃｓ）とを直列に接続し
たものをＧＴＯｌに並列接続し、さらにダイオード２に
抵抗３（Ｒｓ）を並列接続してスナバ回路４を構成して
いる。
ド２（ＤＢ）とコンデンサ３（Ｃｓ）とを直列に接続し
たものをＧＴＯｌに並列接続し、さらにダイオード２に
抵抗３（Ｒｓ）を並列接続してスナバ回路４を構成して
いる。
ところで、ＧＴＯＩのゲートに負バイアスを与えてター
ンオフさせようとすると、実際の電力スイッチンーグ回
路では必然的に有限のインダクタンスが存在し、ＧＴＯ
Ｉのアノード電流下降期間程度の短かい時間、すなわち
、数マイクロ秒以下の時間、電流スイッチング回路は定
電流動作する。
ンオフさせようとすると、実際の電力スイッチンーグ回
路では必然的に有限のインダクタンスが存在し、ＧＴＯ
Ｉのアノード電流下降期間程度の短かい時間、すなわち
、数マイクロ秒以下の時間、電流スイッチング回路は定
電流動作する。
そこで、上記のようにＧＴｏ、１にスナバ回路４を付加
して、動作させる。
して、動作させる。
すなわち、ＧＴＯＩをゲート負バイアスすると、アノー
ド、カソード間のインピーダンスが急激に増加して第２
図に示すようにアノード電流ｉＡが減少しようとする。
ド、カソード間のインピーダンスが急激に増加して第２
図に示すようにアノード電流ｉＡが減少しようとする。
この時、ダイオード２とコンデンサ３で構成される容量
性電流パスを付加することによって、回路電流は過渡的
にＧＴＯ１がらスナバ回路４へと移る（ｉｓ）。かがる
作用によって、ＧＴＯＩに加わるアノード電圧の電流上
昇率（ｄｉ／ｄｔ）は、最大アノード電流ＩＴとコンデ
ンサＣ８の容量の比、すなわち”／Ｃｓで決る値に押え
られる。
性電流パスを付加することによって、回路電流は過渡的
にＧＴＯ１がらスナバ回路４へと移る（ｉｓ）。かがる
作用によって、ＧＴＯＩに加わるアノード電圧の電流上
昇率（ｄｉ／ｄｔ）は、最大アノード電流ＩＴとコンデ
ンサＣ８の容量の比、すなわち”／Ｃｓで決る値に押え
られる。
このため、下降期間（ｔｆ）及びその後の期間で発生す
る電力損失を・妥当な値に押えることができ、大きなア
ノード電流−（ｉＡ）を遮断し得る。
る電力損失を・妥当な値に押えることができ、大きなア
ノード電流−（ｉＡ）を遮断し得る。
ＧＴＯＩの可制御アノード電流ＩＴは、スナバ回路４の
コンデンサＣｓの値に大きく依存し、例えば、第３図の
ような関係を示す。
コンデンサＣｓの値に大きく依存し、例えば、第３図の
ような関係を示す。
実際の装置、例えばモ〜り制御用インバータに・おいて
はモータ起動時に大きな電流が流れ、定速運転時には、
これよりもがなり大幅に低い電流が流れる。このような
場合にスナバ用コンデンサの容量は、最大負荷電流を遮
断するのに十分な値に選ぶ必要がある。
はモータ起動時に大きな電流が流れ、定速運転時には、
これよりもがなり大幅に低い電流が流れる。このような
場合にスナバ用コンデンサの容量は、最大負荷電流を遮
断するのに十分な値に選ぶ必要がある。
例えば、第１図に示す従来のスナバ回路において直流６
００Ｖ、最大負荷時６００Ａの電流を遮断する必要があ
るとすれば、スナバ用コンデンサｃｓの容量は、第３図
から２μＦ必要であるこ゛”ｈが分る。
００Ｖ、最大負荷時６００Ａの電流を遮断する必要があ
るとすれば、スナバ用コンデンサｃｓの容量は、第３図
から２μＦ必要であるこ゛”ｈが分る。
このスナバ用コンデンサＣ８に蓄積された電荷は、次の
オン期間中に主として、放電抵抗ＲＳ中で消費される。
オン期間中に主として、放電抵抗ＲＳ中で消費される。
したがって、スナバ回路のスイッチング損失（８）は、
下記の式によって決る値となる。
下記の式によって決る値となる。
Ｅ ＝ １ ／２ Ｃｓ ・ＶＤＭ２・ｆ ［Ｗ］ −
・・’−−’・（１）上記（１）式において、Ｃ８・・
・スナバ用コンデンサ、ＶＤＭ・・・最大負荷電流、ｆ
・・ＧＴＯのスイッチング周波数とする。
・・’−−’・（１）上記（１）式において、Ｃ８・・
・スナバ用コンデンサ、ＶＤＭ・・・最大負荷電流、ｆ
・・ＧＴＯのスイッチング周波数とする。
しかるに、上記（１）弐Ｋ ＣＢ ”” ２ μＦ ＋
ＶＤＭ−６０ＯＡ、ｆ＝５００Ｈｚを代入す唇・
、９゜Ｅ” ’／２Ｃｓ−Ｖｏ
Ｍ２・ｆ ＝ １／２Ｘ２ＸＩＯ’ｘ（６Ｘ１０”）”
ｘ ’５ｘｌＯ−１８０Ｃ児、すなわち、第１
図に示すスナバ回路４を付加することによりｉｓｏｗの
スイッチング損失を生じ、このことがＧＴＯを用いた装
置の効率を悪化させ、実用的な周波数の上限を低くして
いる。
ＶＤＭ−６０ＯＡ、ｆ＝５００Ｈｚを代入す唇・
、９゜Ｅ” ’／２Ｃｓ−Ｖｏ
Ｍ２・ｆ ＝ １／２Ｘ２ＸＩＯ’ｘ（６Ｘ１０”）”
ｘ ’５ｘｌＯ−１８０Ｃ児、すなわち、第１
図に示すスナバ回路４を付加することによりｉｓｏｗの
スイッチング損失を生じ、このことがＧＴＯを用いた装
置の効率を悪化させ、実用的な周波数の上限を低くして
いる。
また、事故時の負荷電流を遮断する際にも同様−な問題
がある。
がある。
上ｎＣのように装置起動時の短時間若しくはまれに発生
する事故時の大きな負荷電流を遮断するために従来では
容量の大きなスナバ用コンデンサをイボ加しなげればな
らず、そのためにスナバ回路中で大きなスイッチング電
力損失が発生している。
する事故時の大きな負荷電流を遮断するために従来では
容量の大きなスナバ用コンデンサをイボ加しなげればな
らず、そのためにスナバ回路中で大きなスイッチング電
力損失が発生している。
しかるに、定常運転時の負荷電流は、この半分程度の低
い値に゛なる場合が多い。例えば、直流６００Ｖ回路で
、−起動時等の過渡時若しくは事故時の遮断電流が６０
ＯＡであるとすると、スナバ用コンデンサ（ＣＳ）は、
２μＦであるのに対し、定常運転時の負荷電流が３０Ｏ
Ａの場合、Ｃ８は、第３図よｔ）Ｏ，ＳμＦで良（・こ
ととなる。
い値に゛なる場合が多い。例えば、直流６００Ｖ回路で
、−起動時等の過渡時若しくは事故時の遮断電流が６０
ＯＡであるとすると、スナバ用コンデンサ（ＣＳ）は、
２μＦであるのに対し、定常運転時の負荷電流が３０Ｏ
Ａの場合、Ｃ８は、第３図よｔ）Ｏ，ＳμＦで良（・こ
ととなる。
本発明は、上記の考察の下になされたもので、従来のス
ナバ回路に過渡負荷時若しくは事故電流遮断時のみ動作
し、その電力損失を無視し得る補助スナバ回路を付加し
たことを特徴とする電力用サイリスタ、特にＧＴＯのス
ナバ回路を提供することを目的とする。
ナバ回路に過渡負荷時若しくは事故電流遮断時のみ動作
し、その電力損失を無視し得る補助スナバ回路を付加し
たことを特徴とする電力用サイリスタ、特にＧＴＯのス
ナバ回路を提供することを目的とする。
以下に、本発明の一実施例を図面を参照して説明する。
第４図において、ＧＴＯ１０のアノニド、カソード間に
、スナバ用コンデンサ１１（Ｃ８Ｄ）ト、コノコンデン
サＣ８Ｄの充電時に容量性電流パスを形成するためのダ
イオード１２（Ｄａ）とを直列接続したものを並列接続
し、またダイオードＤＳには、スナバ用コンデンサＣＳ
ａの蓄積電荷放電用抵抗１３（Ｒ２Ｏ）を並列接続し、
スナバ回路１４を形成する。このスナバ回路１４に、本
発明に係る補助スナバ回路１５を付加する。
、スナバ用コンデンサ１１（Ｃ８Ｄ）ト、コノコンデン
サＣ８Ｄの充電時に容量性電流パスを形成するためのダ
イオード１２（Ｄａ）とを直列接続したものを並列接続
し、またダイオードＤＳには、スナバ用コンデンサＣＳ
ａの蓄積電荷放電用抵抗１３（Ｒ２Ｏ）を並列接続し、
スナバ回路１４を形成する。このスナバ回路１４に、本
発明に係る補助スナバ回路１５を付加する。
すなわち、補助スナバ回路１５ば、重負荷時に付加する
容量性電流パス制御用のサイリスタ、ＧＴＯ等の同期ス
イッチング素子１６ （、ＴＨＹｓ ）と補助スナバ用
コンデンサ１７ （Ｃ３ＴＨＹ ）とを直列接続し、前
記同期スイッチング素子１６には、補助スナバ用コンデ
ンサＣ８ＴＨＹの蓄積電荷放電用抵抗１８（Ｒ８ＴＩＩ
Ｙ）と、定常時に前記抵抗Ｒ８１ＨＹを通して補助スナ
ノ（コンデンサＣ３ＴＩＩＹが充電されるのを防止する
ための逆並列のダイオード１９（ＤＴＨＹ）とが並列接
続されている。
容量性電流パス制御用のサイリスタ、ＧＴＯ等の同期ス
イッチング素子１６ （、ＴＨＹｓ ）と補助スナバ用
コンデンサ１７ （Ｃ３ＴＨＹ ）とを直列接続し、前
記同期スイッチング素子１６には、補助スナバ用コンデ
ンサＣ８ＴＨＹの蓄積電荷放電用抵抗１８（Ｒ８ＴＩＩ
Ｙ）と、定常時に前記抵抗Ｒ８１ＨＹを通して補助スナ
ノ（コンデンサＣ３ＴＩＩＹが充電されるのを防止する
ための逆並列のダイオード１９（ＤＴＨＹ）とが並列接
続されている。
上記の構成において、今、第５図に示すように負荷電流
が定常電流よりも大きくなるようにあらかじめ設定され
たレベルに達した時点（１＋）を検出して、補助スナバ
回路１５中の同期スイッチング素子１６のゲートに電流
パルスを印加する。
が定常電流よりも大きくなるようにあらかじめ設定され
たレベルに達した時点（１＋）を検出して、補助スナバ
回路１５中の同期スイッチング素子１６のゲートに電流
パルスを印加する。
また、装置の起動時等の正常運転時には所定の通電幅を
経過した後、あるいは事故時には、別の検出回路及びＧ
−ＴＯ１０のゲート駆動の応答遅れ時間を経過した後、
−ｔ”２時点でＧＴＯＩＯのゲートを負バイアスして負
荷電流を遮断する。
経過した後、あるいは事故時には、別の検出回路及びＧ
−ＴＯ１０のゲート駆動の応答遅れ時間を経過した後、
−ｔ”２時点でＧＴＯＩＯのゲートを負バイアスして負
荷電流を遮断する。
この場合、２つのスナバ用コンデンサ１１及び１７の容
量を前記の負荷条件に合せて例えばＣｓ。
量を前記の負荷条件に合せて例えばＣｓ。
＝０．５μＦ ＋ Ｃ３ＴＨＹ ＝ １．５μＦに選牢
すれば、これらのスナバ用コンデンサが並列に接続され
ても・るので、それらを合計した容量は２μＦとなり、
したカ１って第３図から６０ＯＡまでのアノード電流を
遮断し得ることが分る。
すれば、これらのスナバ用コンデンサが並列に接続され
ても・るので、それらを合計した容量は２μＦとなり、
したカ１って第３図から６０ＯＡまでのアノード電流を
遮断し得ることが分る。
定常運転時には、同期スイッチング素子のゲートに電流
パルスが印加されないので、補助スナバ回路は働かず、
一方のスナバ回路１４のスナバ用コンデンサＣ３Ｄ−０
，５μＦのみとなるので上記スナバ回路１４でのスイッ
チング電力損失は以下の通りとなる。
パルスが印加されないので、補助スナバ回路は働かず、
一方のスナバ回路１４のスナバ用コンデンサＣ３Ｄ−０
，５μＦのみとなるので上記スナバ回路１４でのスイッ
チング電力損失は以下の通りとなる。
Ｅ−１／２Ｃ８Ｄ−ｖＤＭ２・ｆ＝１／２×０．５×１
０−６×６００２×５ＸｌＯ＝４５［Ｗ］ なお、ＧＴＯｌｏが５００Ｈｚでスイッチングするもの
とする。
０−６×６００２×５ＸｌＯ＝４５［Ｗ］ なお、ＧＴＯｌｏが５００Ｈｚでスイッチングするもの
とする。
しかして、本発明の補助スナバ回路を伺加することによ
り、そのスイッチング電力損失は従来に比較して４５／
１８ｏ−１／４に押えることができる。また、スナバ用
コンデンサには、遮断時のＧＴＯのアノード電流にほぼ
等しい充電電流が流れ、しかもこれがかなり高い周波数
で繰り返されるため、一般にこのコンデンサは高価でか
つかさばるもの ５となるが本発明に係る回路′
では、上記の条件が要求されるコンデンサは第４図のＣ
８Ｄのみで、補助スナバ用コンデンサＣ３ＴＨＹは、充
電電流の流れる頻度が非常に少ないため小型かつ安価な
もので良い。
り、そのスイッチング電力損失は従来に比較して４５／
１８ｏ−１／４に押えることができる。また、スナバ用
コンデンサには、遮断時のＧＴＯのアノード電流にほぼ
等しい充電電流が流れ、しかもこれがかなり高い周波数
で繰り返されるため、一般にこのコンデンサは高価でか
つかさばるもの ５となるが本発明に係る回路′
では、上記の条件が要求されるコンデンサは第４図のＣ
８Ｄのみで、補助スナバ用コンデンサＣ３ＴＨＹは、充
電電流の流れる頻度が非常に少ないため小型かつ安価な
もので良い。
したがって、本発明の回路に係るスナノ（用コンデンサ
は２つを合計しても、コスト、体積とも従来のそれに比
し、大幅に低減できる。
は２つを合計しても、コスト、体積とも従来のそれに比
し、大幅に低減できる。
また、新たに付加された同期スイッチング素子、ダイオ
ード、抵抗の費用とスペースとを考慮しても十分に補い
得るものである。
ード、抵抗の費用とスペースとを考慮しても十分に補い
得るものである。
第６図は、本発明に係る他の実施例を示すもので、ブリ
ッジインバータ回路に補助スナノ（回路をイ」加したも
のである。
ッジインバータ回路に補助スナノ（回路をイ」加したも
のである。
すなわち、ＧＴＯ２０，２１等すべてのＧＴＯに対して
補助スナバ回路２２を付加するのではなく、直流のプラ
ス（（−）若しくはマイナス（−）電位のいずれか一方
（図示では（＋）電位側）のＧＴＯ２０のみに付加し、
その他のＧＴＯ２１等には、従来のスナバ回路２３のみ
を付加したものである。
補助スナバ回路２２を付加するのではなく、直流のプラ
ス（（−）若しくはマイナス（−）電位のいずれか一方
（図示では（＋）電位側）のＧＴＯ２０のみに付加し、
その他のＧＴＯ２１等には、従来のスナバ回路２３のみ
を付加したものである。
上記の実施例でも、前記の同様な作用により、スナバ回
路で発生するスイッチング電力損失を従来のそれに比較
して数分の１に低減でき、装置の効率も大幅に改良され
る。
路で発生するスイッチング電力損失を従来のそれに比較
して数分の１に低減でき、装置の効率も大幅に改良され
る。
特に素子数の増加するに従って、′”費用、スペース等
の低減への寄与率が大きい。
の低減への寄与率が大きい。
第１図は、電力用ＧＴＯのスナバ回路の一例を示し、第
２図は、その電圧、電流波形図、第３図は、可制御アノ
ード電流とスナバ用コンデンサ容量との関係を示す図、
第４図は、本発明に係るスナ・ぐ回路図、第５図は、重
負荷時の負荷電流、補助スナバ回路の同期スイッチング
素子のゲート電流及び主ＧＴＯのゲート電流波形図、第
６図は、本発明の他の実施例を示し、ブリッジインバー
タ回路に補助スナバ回路を付加した図である。 １０・・・ＧＴＯｌ １１・・・スナバ用コンデンサ
、１２・・°ダイオード、 １３・・・抵 抗、１４
・・・スナバ回路、 １５・・・補助スナバ回路、
１６・・・同期スイッチング素子、 １７・・・補助スナバ用コンデンサ、１８・・・抵 抗
、１９・・・ダイオード 出願代理人 弁理士 菊 池 五 部 早 ｌ 図 第 ２ 図 ０ ０．５ ／、θ
／、５ ２．０スナバ■コンデンサ Ｃ
ｓ〔ｐＦ） 弗４ ＠ ４５ 図 早 ６ 図 、２３ 、２２
２図は、その電圧、電流波形図、第３図は、可制御アノ
ード電流とスナバ用コンデンサ容量との関係を示す図、
第４図は、本発明に係るスナ・ぐ回路図、第５図は、重
負荷時の負荷電流、補助スナバ回路の同期スイッチング
素子のゲート電流及び主ＧＴＯのゲート電流波形図、第
６図は、本発明の他の実施例を示し、ブリッジインバー
タ回路に補助スナバ回路を付加した図である。 １０・・・ＧＴＯｌ １１・・・スナバ用コンデンサ
、１２・・°ダイオード、 １３・・・抵 抗、１４
・・・スナバ回路、 １５・・・補助スナバ回路、
１６・・・同期スイッチング素子、 １７・・・補助スナバ用コンデンサ、１８・・・抵 抗
、１９・・・ダイオード 出願代理人 弁理士 菊 池 五 部 早 ｌ 図 第 ２ 図 ０ ０．５ ／、θ
／、５ ２．０スナバ■コンデンサ Ｃ
ｓ〔ｐＦ） 弗４ ＠ ４５ 図 早 ６ 図 、２３ 、２２
Claims (1)
- 【特許請求の範囲】 １、ゲート・ターン・オフサイリスタのアノード・カソ
ード間にスナバ回路を接続したものにおいて、前記スナ
バ回路に過渡負荷時若しくは事故電流遮断時のみ動作し
、そのスイッチング電力損失を無視し得る補助スナバ回
路を接続したことを特徴とする電力用ゲート・ターン・
オフサイリスタのスナバ回路。 − ２、前記補助スナバ回路は、前記スナバ回路に並列接続
された同期スイッチング素子及びこの素子に直列接続さ
れた補助スナバ用コンデンサと、前″記スイッチング素
子に逆並列に接続され、かつ定常時に前記コンデンサの
充放電を防止するためのダイオードとから成ることを特
徴とする特許請求の範囲第１項の電力用ゲート・ターン
・オフサイリスクのスナバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8394982A JPS58218866A (ja) | 1982-05-20 | 1982-05-20 | 電力用ゲ−ト・タ−ン・オフサイリスタのスナバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8394982A JPS58218866A (ja) | 1982-05-20 | 1982-05-20 | 電力用ゲ−ト・タ−ン・オフサイリスタのスナバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58218866A true JPS58218866A (ja) | 1983-12-20 |
Family
ID=13816833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8394982A Pending JPS58218866A (ja) | 1982-05-20 | 1982-05-20 | 電力用ゲ−ト・タ−ン・オフサイリスタのスナバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218866A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855887A (en) * | 1987-09-30 | 1989-08-08 | Hitachi, Ltd. | Current and frequency converter having means to reduce switching losses |
| KR100927090B1 (ko) | 2008-02-05 | 2009-11-13 | 엘에스산전 주식회사 | 스너버 회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57151268A (en) * | 1981-03-14 | 1982-09-18 | Fuji Electric Co Ltd | Overvoltage protecting circuit for gto thyristor |
-
1982
- 1982-05-20 JP JP8394982A patent/JPS58218866A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57151268A (en) * | 1981-03-14 | 1982-09-18 | Fuji Electric Co Ltd | Overvoltage protecting circuit for gto thyristor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855887A (en) * | 1987-09-30 | 1989-08-08 | Hitachi, Ltd. | Current and frequency converter having means to reduce switching losses |
| KR100927090B1 (ko) | 2008-02-05 | 2009-11-13 | 엘에스산전 주식회사 | 스너버 회로 |
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