JPS5821919A - パルス増幅回路 - Google Patents
パルス増幅回路Info
- Publication number
- JPS5821919A JPS5821919A JP56121225A JP12122581A JPS5821919A JP S5821919 A JPS5821919 A JP S5821919A JP 56121225 A JP56121225 A JP 56121225A JP 12122581 A JP12122581 A JP 12122581A JP S5821919 A JPS5821919 A JP S5821919A
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- JP
- Japan
- Prior art keywords
- voltage
- switching element
- trqd
- transistor
- output
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はパルス増輻廁踏、仲にプラズマディスプレイパ
キＪＩＬ／（以下１’ＤＰと略称する）や電場発光素子
（以下ＫＬと略称する）などの表示装置すなわち容量性
負荷を駆動するため曇こ用いられるに電圧パルス増幅回
路に闘する。
キＪＩＬ／（以下１’ＤＰと略称する）や電場発光素子
（以下ＫＬと略称する）などの表示装置すなわち容量性
負荷を駆動するため曇こ用いられるに電圧パルス増幅回
路に闘する。
従来、上記のような表示装置を駆動するために用いられ
ていたパルス増幅回路は例えば第１図に示すようなもの
であった。すなわちこれは第１のスイッチング素子Ｑｕ
（以下アップスイッチング索子と呼Ｊ：）と第２のスイ
ッチング素子Ｑｄ （以下ダウンスイッチング素子と呼
ぶ）を主とし、上記アップスイッチング索子Ｑ、ｊｉｔ
よび リンギング防止用の第１のダイオードＤ□とで１
種のカソードフロワを拳式してなる部分の出力端子２と
、抵抗ＲＱおよびダウンスイッチング索子Ｑａからなり
、１種のインバータを形成してなる部分の点Ｐとの間に
導通路を与える１１２のダイオードＤ、を＊Ｍしてなる
回路を構＊Ｌ、該刈路の入力亀子１には例えば波高値が
５Ｖ程度の入カバルス電圧Ｖｉを加え１出力端子２から
例えば波＾値が１００Ｖ程度の出力パルス電圧Ｖｏを取
り出すものである。
ていたパルス増幅回路は例えば第１図に示すようなもの
であった。すなわちこれは第１のスイッチング素子Ｑｕ
（以下アップスイッチング索子と呼Ｊ：）と第２のスイ
ッチング素子Ｑｄ （以下ダウンスイッチング素子と呼
ぶ）を主とし、上記アップスイッチング索子Ｑ、ｊｉｔ
よび リンギング防止用の第１のダイオードＤ□とで１
種のカソードフロワを拳式してなる部分の出力端子２と
、抵抗ＲＱおよびダウンスイッチング索子Ｑａからなり
、１種のインバータを形成してなる部分の点Ｐとの間に
導通路を与える１１２のダイオードＤ、を＊Ｍしてなる
回路を構＊Ｌ、該刈路の入力亀子１には例えば波高値が
５Ｖ程度の入カバルス電圧Ｖｉを加え１出力端子２から
例えば波＾値が１００Ｖ程度の出力パルス電圧Ｖｏを取
り出すものである。
ところで、上記スイッチング素子も及び偽としては、一
般にバイポーラトランジスタや第２図（ａ）に示すよう
な絶縁ゲート形電界効果トランジスタを用いた回路方式
が考えられている。ただしこの第２図（ａ）および前記
第１図の回路において、３は１００Ｖ程度の直流電源電
圧■８を、また４は５ｖ程度のゲートバイアス電圧Ｖ。
般にバイポーラトランジスタや第２図（ａ）に示すよう
な絶縁ゲート形電界効果トランジスタを用いた回路方式
が考えられている。ただしこの第２図（ａ）および前記
第１図の回路において、３は１００Ｖ程度の直流電源電
圧■８を、また４は５ｖ程度のゲートバイアス電圧Ｖ。
を、それぞれ供給する端子であり、ｃｏとして示したも
のは前記表示素子の等価容量である。
のは前記表示素子の等価容量である。
この第２図（ａ）の回路において入力端子１に波高値が
５ｖなる第２図（ｂ）に示したような入力パルス電圧Ｖ
ｉを加えた時、Ｑ−がオンになるため出力パルス電圧Ｖ
Ｏはイとして示したグランドレベルに落ちる。この場合
、抵抗Ｒ０とＭｏ５Ｔ−Ｑｄ を矢印ハのように流れる
電流は、矢印口を通って流れる負荷への供給電流とは無
関係な無効電流であるため、可能なかぎや小さくするこ
とが望ましい。そのため抵抗Ｒａを大きくすることが考
えられる。ところがＭｏ５Ｔ−Ｑｄ（以下ダウンＭＯ３
Ｔとも呼ぶ）が、Ｍｏ３Ｔ ’ Ｑｕ （以下アップＭ
Ｏ５Ｔとも呼ぶ）と同様に例えば０．５ｖ程度の電流壷
こ耐えるような大電力型のものであれば、該ＭＯ５Ｔ−
Ｑｄのソース・ドレイン間出力容＊Ｃ＋は例えば１００
〜２００ＰＦ程度の大きな値を有する。仮に抵抗Ｒ６が
例えばＩＯＫΩの値を有するものであるならば、ＲＱ’
Ｃｄ槓で決まる時定数丁は１〜２μｓｅｃ程度となるた
めに、第２図（ｂ）中でｔｒとして示した時間にあける
出力パルス電圧Ｖ。
５ｖなる第２図（ｂ）に示したような入力パルス電圧Ｖ
ｉを加えた時、Ｑ−がオンになるため出力パルス電圧Ｖ
Ｏはイとして示したグランドレベルに落ちる。この場合
、抵抗Ｒ０とＭｏ５Ｔ−Ｑｄ を矢印ハのように流れる
電流は、矢印口を通って流れる負荷への供給電流とは無
関係な無効電流であるため、可能なかぎや小さくするこ
とが望ましい。そのため抵抗Ｒａを大きくすることが考
えられる。ところがＭｏ５Ｔ−Ｑｄ（以下ダウンＭＯ３
Ｔとも呼ぶ）が、Ｍｏ３Ｔ ’ Ｑｕ （以下アップＭ
Ｏ５Ｔとも呼ぶ）と同様に例えば０．５ｖ程度の電流壷
こ耐えるような大電力型のものであれば、該ＭＯ５Ｔ−
Ｑｄのソース・ドレイン間出力容＊Ｃ＋は例えば１００
〜２００ＰＦ程度の大きな値を有する。仮に抵抗Ｒ６が
例えばＩＯＫΩの値を有するものであるならば、ＲＱ’
Ｃｄ槓で決まる時定数丁は１〜２μｓｅｃ程度となるた
めに、第２図（ｂ）中でｔｒとして示した時間にあける
出力パルス電圧Ｖ。
の立上が９は非常になまってしまってシャープなもので
なくなってしまう。
なくなってしまう。
またアップおよびダウンスイッチング素子としてバイポ
ーラトランジスタを用いるならば、後述するようにバイ
ポーラトランジスタの出力容量は小さいために出力パル
ス電圧Ｖｏの立上がりはよくなるがバイポーラトランジ
スタでは周知のように少数＋ヤリアの蓄積効果が存在す
るので、前記した９つ抜は電流を生じてしまうという欠
点がある。
ーラトランジスタを用いるならば、後述するようにバイ
ポーラトランジスタの出力容量は小さいために出力パル
ス電圧Ｖｏの立上がりはよくなるがバイポーラトランジ
スタでは周知のように少数＋ヤリアの蓄積効果が存在す
るので、前記した９つ抜は電流を生じてしまうという欠
点がある。
本発明はこうした点に鑑みてなされたもので、電源と出
力端子との間につながれたアップスイッチング素子と該
アップスイッチング素子の出力端子と接地間につながれ
たダイオードおよび上記出力端子とアップスイッチング
素子の入力端子との間に導通路を与えるダイオードを有
すると共に、前記アップスイッチング素子の入力端子と
接地開会こつながれたダウンスイッチング素子を有する
パルス増幅回路において、前記アップスイッチング素子
を電界効果トランジスタとすると共に、ダウンスイッチ
ング素子としてバイポーラトランジスタを用いたことを
特徴とするパリス増幅回路を提供するものであって、第
３図（ａ） 、 （ｂ）の図面を用いて詳述する。
力端子との間につながれたアップスイッチング素子と該
アップスイッチング素子の出力端子と接地間につながれ
たダイオードおよび上記出力端子とアップスイッチング
素子の入力端子との間に導通路を与えるダイオードを有
すると共に、前記アップスイッチング素子の入力端子と
接地開会こつながれたダウンスイッチング素子を有する
パルス増幅回路において、前記アップスイッチング素子
を電界効果トランジスタとすると共に、ダウンスイッチ
ング素子としてバイポーラトランジスタを用いたことを
特徴とするパリス増幅回路を提供するものであって、第
３図（ａ） 、 （ｂ）の図面を用いて詳述する。
第３図（ａ）は本発明に係るパルス増幅回路の一実施例
を示す回路図であって、前記第２１１（−と同等部位に
は同一記号を付して示しである。
を示す回路図であって、前記第２１１（−と同等部位に
は同一記号を付して示しである。
第３１！１（ａ）が特徴とする主な点は、アップスイ。
チング素子屯は少数中ヤリア蓄積効果のないＭｏ５Ｔを
用いると共に、ダウンスイッチング素子偽としては出力
容量の小さなバイポーラトランジスタを使用している点
である。
用いると共に、ダウンスイッチング素子偽としては出力
容量の小さなバイポーラトランジスタを使用している点
である。
な珈当該第３図ωのアップＭＯ８Ｔ−Ｑ、、としてはそ
のために端子３勘よび４に印加される各電圧−２Ｖａの
極性は正でなければならない。しかし上記アップＭＯ８
Ｔ’Ｑｕとしてｐチャンネル型を、またダウンスイッチ
ング素子すなわちダウントランジスタＱ−としてｐｎｐ
ＩＩを用いることもでき、その場合には上記各電圧％
、 Ｖｃの極性は負とすればよい。
のために端子３勘よび４に印加される各電圧−２Ｖａの
極性は正でなければならない。しかし上記アップＭＯ８
Ｔ’Ｑｕとしてｐチャンネル型を、またダウンスイッチ
ング素子すなわちダウントランジスタＱ−としてｐｎｐ
ＩＩを用いることもでき、その場合には上記各電圧％
、 Ｖｃの極性は負とすればよい。
以下では第３図（ａ）の回路図に従ってアップＭＯｓ’
ｒＱｕとしてはｎチャンネｎ／型を、またダウントラン
ジスタとしてはｎｐｎｌｌを用いた例によって説明する
。
ｒＱｕとしてはｎチャンネｎ／型を、またダウントラン
ジスタとしてはｎｐｎｌｌを用いた例によって説明する
。
まず時間ｔを横軸にして描いたタイミングチャートすな
わち第３図（ｂ）において、ｔｌなる時刻に、１１３図
（４）の回路の入力端子１に高しベ〜の入力端子ｖ轟が
印加されたとする。かくすれば１３図（ω中の
ダウントランジスタ偽のベース電
圧は例えばα７ｖ程度に上昇し、その結果、該ダウント
ランジスターはオン状態となる。すると点ｐの電位、し
たがってアップＭＯ５Ｔ−ＱＩｌのゲート電圧はグラン
ドレベルに接地される。
わち第３図（ｂ）において、ｔｌなる時刻に、１１３図
（４）の回路の入力端子１に高しベ〜の入力端子ｖ轟が
印加されたとする。かくすれば１３図（ω中の
ダウントランジスタ偽のベース電
圧は例えばα７ｖ程度に上昇し、その結果、該ダウント
ランジスターはオン状態となる。すると点ｐの電位、し
たがってアップＭＯ５Ｔ−ＱＩｌのゲート電圧はグラン
ドレベルに接地される。
ところでこのアップＭＯ５Ｔ−Ｑｕはエンハンスメント
型であって、そのしきい値電圧は例えば＋３Ｖであるの
で該ＭＯ５Ｔ−電はオフ状態にちゃ、その結果、出力端
子２の電圧Ｖｏは第３１１（ｂ）の時刻ｔ１に見られる
ように低レベルにある。
型であって、そのしきい値電圧は例えば＋３Ｖであるの
で該ＭＯ５Ｔ−電はオフ状態にちゃ、その結果、出力端
子２の電圧Ｖｏは第３１１（ｂ）の時刻ｔ１に見られる
ように低レベルにある。
ここで第３１１（ｄの時Ｍｔ、に勘いて上記入力電圧Ｖ
ｉが立ち下がると、 ダウントランジスタＱ４のベース電圧はグラントレーｅ
：／＆／に落ち、その結果、該トランジスターはオフ状
態となる。
ｉが立ち下がると、 ダウントランジスタＱ４のベース電圧はグラントレーｅ
：／＆／に落ち、その結果、該トランジスターはオフ状
態となる。
この場舎電源端子３からは抵抗−を介して、上記トラン
ジスターのコレフタルエミッタ間出力容量ＣＣを充電す
るための電流が矢印ハを示したように流れるのであるが
、それによって該容量Ｃｃ両端の電圧すなわちアップＭ
Ｏ３Ｔ−Ｑｕのゲ１ト電圧は上昇して行く。
ジスターのコレフタルエミッタ間出力容量ＣＣを充電す
るための電流が矢印ハを示したように流れるのであるが
、それによって該容量Ｃｃ両端の電圧すなわちアップＭ
Ｏ３Ｔ−Ｑｕのゲ１ト電圧は上昇して行く。
このためにＭＭＯ８Ｔ−Ｑ、は時１ｓ ｔｓにおいてオ
ン状態とな９、電源端子３から該ＭＯ５Ｔ−Ｑ、を介し
て譲れる電流は矢印口で示したように表示装置の負荷容
量ｃｏ中に流れて該容量Ｃｏを充電する。
ン状態とな９、電源端子３から該ＭＯ５Ｔ−Ｑ、を介し
て譲れる電流は矢印口で示したように表示装置の負荷容
量ｃｏ中に流れて該容量Ｃｏを充電する。
のであって前記第２図（５１）中で示したＭＯ８Ｔ−Ｑ
ｕ。
ｕ。
Ｑａと同様に０．５Ａ程度の大電流に耐えるものであっ
ても、一般にバイポーラトランジスタのコレフタルエミ
ッタ間出力容量Ｃｃは小さく、例えば１５ＰＦ程度に納
まるものであり、ＭＯ５Ｔの出力容量Ｃ−の一〜−程度
である。
ても、一般にバイポーラトランジスタのコレフタルエミ
ッタ間出力容量Ｃｃは小さく、例えば１５ＰＦ程度に納
まるものであり、ＭＯ５Ｔの出力容量Ｃ−の一〜−程度
である。
そのために上記時刻１．にあける出カバにスミ圧の立上
がり時定数はやはり一〜−程度に短縮されるので、事実
上出力パルス電圧Ｖｏの波形は１１１３図（ｂ）に見ら
れるようにシャープなものとすることができる。
がり時定数はやはり一〜−程度に短縮されるので、事実
上出力パルス電圧Ｖｏの波形は１１１３図（ｂ）に見ら
れるようにシャープなものとすることができる。
以上に述べた本発明に係るパルス増幅回路では上述した
ようにシャープな出力バルス電圧波形が得られるために
実用上多大の効果が期待できる。
ようにシャープな出力バルス電圧波形が得られるために
実用上多大の効果が期待できる。
第１図は表示装置を駆動するために用いられていた従来
の回路、第２図（−はスイッチング素子としてＭＯ５Ｔ
を用いた回路例、そして嬉２図（ｂ）は該回路例の人出
力パルス波形を示す図であり、第３図（−は本発明に係
るパルス増幅回路、ＩＢ３図（ｂ）は該回路の動作を示
すタイミングチャートである。 ｌ：入力端子、２：出力端子、３，４：電圧供給端子、
番−九一ム−Ｃｏ ’表示素子の容量性負荷、Ｃｃ：バ
イポーラトランジスタのコレフタルエミッタ間容量、Ｄ
、、Ｄ、：ダイオード、Ｑｕ ”アップスイッチング素
子、Ｑａ：ダウンスイッチング素子。 −！二ン′ 第１Ｉ！ 第２図ＣＱ） 第２図（１）） 第３ （Ｄ
の回路、第２図（−はスイッチング素子としてＭＯ５Ｔ
を用いた回路例、そして嬉２図（ｂ）は該回路例の人出
力パルス波形を示す図であり、第３図（−は本発明に係
るパルス増幅回路、ＩＢ３図（ｂ）は該回路の動作を示
すタイミングチャートである。 ｌ：入力端子、２：出力端子、３，４：電圧供給端子、
番−九一ム−Ｃｏ ’表示素子の容量性負荷、Ｃｃ：バ
イポーラトランジスタのコレフタルエミッタ間容量、Ｄ
、、Ｄ、：ダイオード、Ｑｕ ”アップスイッチング素
子、Ｑａ：ダウンスイッチング素子。 −！二ン′ 第１Ｉ！ 第２図ＣＱ） 第２図（１）） 第３ （Ｄ
Claims (1)
- 電源と出力端子との間につながれたアップスイッチング
素子とａＩ７ツプスイツチング素子の出力端子と接地間
につながれたダイオード勘よび上記出力端子とアップス
イッチング素子の入力端子との間に導通路を与えるダイ
オードを有すると共に上記電源とアップスイッチング索
子の入力端子間にバイアス用の抵抗を備え、かつ前記ア
ップスイッチング索子の入力端子と接地間につながれた
ダウンスイッチング素子を有するパルス増幅−路に画い
て、上記アップスイッチング索子として電界効果トラン
ジスタを用いると共に、ダウンスイッチング素子として
、バイポーラトランジスタを用いたことを特徴とするパ
ルス増幅−路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121225A JPS5821919A (ja) | 1981-07-31 | 1981-07-31 | パルス増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121225A JPS5821919A (ja) | 1981-07-31 | 1981-07-31 | パルス増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5821919A true JPS5821919A (ja) | 1983-02-09 |
| JPH0325968B2 JPH0325968B2 (ja) | 1991-04-09 |
Family
ID=14805991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56121225A Granted JPS5821919A (ja) | 1981-07-31 | 1981-07-31 | パルス増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821919A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101001282B1 (ko) | 2008-07-18 | 2010-12-14 | 충남대학교산학협력단 | Ｌｄｍｏｓ ｆｅｔ를 이용한 ｌ-대역 고속 펄스 고전력증폭기 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099260A (ja) * | 1973-12-28 | 1975-08-06 | ||
| JPS51132757A (en) * | 1975-05-14 | 1976-11-18 | Hitachi Ltd | Optical observation device |
| JPS5217758A (en) * | 1975-07-31 | 1977-02-09 | Fujitsu Ltd | Pulse generator circuit |
| JPS5257769A (en) * | 1975-11-07 | 1977-05-12 | Hitachi Ltd | Analog switch |
-
1981
- 1981-07-31 JP JP56121225A patent/JPS5821919A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5099260A (ja) * | 1973-12-28 | 1975-08-06 | ||
| JPS51132757A (en) * | 1975-05-14 | 1976-11-18 | Hitachi Ltd | Optical observation device |
| JPS5217758A (en) * | 1975-07-31 | 1977-02-09 | Fujitsu Ltd | Pulse generator circuit |
| JPS5257769A (en) * | 1975-11-07 | 1977-05-12 | Hitachi Ltd | Analog switch |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101001282B1 (ko) | 2008-07-18 | 2010-12-14 | 충남대학교산학협력단 | Ｌｄｍｏｓ ｆｅｔ를 이용한 ｌ-대역 고속 펄스 고전력증폭기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325968B2 (ja) | 1991-04-09 |
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