JPS58219625A - クロツク信号発生回路 - Google Patents
クロツク信号発生回路Info
- Publication number
- JPS58219625A JPS58219625A JP57102116A JP10211682A JPS58219625A JP S58219625 A JPS58219625 A JP S58219625A JP 57102116 A JP57102116 A JP 57102116A JP 10211682 A JP10211682 A JP 10211682A JP S58219625 A JPS58219625 A JP S58219625A
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- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- signal
- output
- speed clock
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明はクロック信号発生回路、特に半導体集積回路
化されたマイクロプロセッサをタイミング制御するため
のクロック信号発生回路に関するものである。
化されたマイクロプロセッサをタイミング制御するため
のクロック信号発生回路に関するものである。
（発明の背景）
従来マイクロプロセッサ（ＣＰＵ）のタイミング制御用
のクロック信号は例えば３０ ｋＨｚ程度の低周波数信
号でアシ、水晶発振器にょシ作られるのが一般的である
。クロック信号周波数が低いと、ＣＰＵの１命令を実行
させる１マシンサイクルが長くなシ処理速度が遅くなる
。このＣＰＵを高速動作させるたやにクロック信号周波
数を高くすると消費電力が上昇するので、電池による長
時間動作が困難であった。従って従来のクロック信号発
生回路ではＣＰＵの低消費電力動作と１マシンサイクル
期間の高速動作とを両立させる事が困難である欠点を有
していた。
のクロック信号は例えば３０ ｋＨｚ程度の低周波数信
号でアシ、水晶発振器にょシ作られるのが一般的である
。クロック信号周波数が低いと、ＣＰＵの１命令を実行
させる１マシンサイクルが長くなシ処理速度が遅くなる
。このＣＰＵを高速動作させるたやにクロック信号周波
数を高くすると消費電力が上昇するので、電池による長
時間動作が困難であった。従って従来のクロック信号発
生回路ではＣＰＵの低消費電力動作と１マシンサイクル
期間の高速動作とを両立させる事が困難である欠点を有
していた。
（発明の目的）
この発明の目的は低消費電力で動作し、且つ高速タイミ
ング動作を可能にするクロック信号発生回路を提供する
ものである。
ング動作を可能にするクロック信号発生回路を提供する
ものである。
この発明の他の目的は水晶発振器の低速クロック信号に
より制御され、且つ半導体集積回路化された装置に適す
るクロック信号発生回路を提供するにある。
より制御され、且つ半導体集積回路化された装置に適す
るクロック信号発生回路を提供するにある。
以下図面に従って本発明の実施例を詳細に説明する。
（発明の回路構成）
第１図はこの発明の実施例によるクロック信号発生回路
である。
である。
第１図において、クロック信号発生回路は水晶発振回路
１と、リング発振回路２と、計数回路３１１１１ と制御回路４とから構成される。
１と、リング発振回路２と、計数回路３１１１１ と制御回路４とから構成される。
水晶発振回路１はインバータ５．水晶発振子６゜抵抗Ｒ
２容量ｃ１ 、ｃ２から構成され、低速の基本クロック
信号（例えば１０〜５０ ｋＨｚ ）を出力する。
２容量ｃ１ 、ｃ２から構成され、低速の基本クロック
信号（例えば１０〜５０ ｋＨｚ ）を出力する。
リング発振回路２は遅延回路７とケ゛−ト回路８から構
成され、高速のクロック信号（例えば１〜１２ ＭＨｚ
）を発生する。遅延回路７は直列接続された複数のイ
ンバータ９とシーミツトトリガー回路１０から構成され
、ダート回路８は、直列接続されたインバータ１１と２
人力ＯＲ論理回路１２とから構成される。遅延回路７の
信号入力部とインバータ１１の信号出力部は共通接続さ
れ、遅延回路７の信号出力部は論理回路１２の一方の信
号入力部に接続される。リング発振回路２の発振は論理
回路１２の他方の信号入力端子に入力される制御信号に
よシ制御され、その発振周波数は遅延回路７を構成する
インバータ９の段数により決定される。シーミツトド９
１回路１０は、リング発振回路２の発振状態を安定にす
る為に使用される。
成され、高速のクロック信号（例えば１〜１２ ＭＨｚ
）を発生する。遅延回路７は直列接続された複数のイ
ンバータ９とシーミツトトリガー回路１０から構成され
、ダート回路８は、直列接続されたインバータ１１と２
人力ＯＲ論理回路１２とから構成される。遅延回路７の
信号入力部とインバータ１１の信号出力部は共通接続さ
れ、遅延回路７の信号出力部は論理回路１２の一方の信
号入力部に接続される。リング発振回路２の発振は論理
回路１２の他方の信号入力端子に入力される制御信号に
よシ制御され、その発振周波数は遅延回路７を構成する
インバータ９の段数により決定される。シーミツトド９
１回路１０は、リング発振回路２の発振状態を安定にす
る為に使用される。
計数回路３は、直列に接続されたリセット機能を有する
Ｄ型フリッグフロップ１３，１４，１５．１６と、これ
らフリップフロップの端子Ｑの出力信号が入力された４
人力ＮＯＲ論理回路１７とから構成され、リング発振回
路２から出力された高速クロック信号のパルス数を計数
して制御用のＡ？ルヤス号を出力する。フリップフロッ
プ１３，１４．１５゜１６の各リセット端子Ｒは発振回
路１の出力部に共通接続され、フリップフロップ１３の
信号入力部はインバータ９及びクロック信号出力端子２
０に共通接続される。
Ｄ型フリッグフロップ１３，１４，１５．１６と、これ
らフリップフロップの端子Ｑの出力信号が入力された４
人力ＮＯＲ論理回路１７とから構成され、リング発振回
路２から出力された高速クロック信号のパルス数を計数
して制御用のＡ？ルヤス号を出力する。フリップフロッ
プ１３，１４．１５゜１６の各リセット端子Ｒは発振回
路１の出力部に共通接続され、フリップフロップ１３の
信号入力部はインバータ９及びクロック信号出力端子２
０に共通接続される。
制御回路４はフリップ７０ツブ１８と゛２人力ＯＲ論理
回路１９で構成され、制御回路３かも出力されたパルス
信号により、リング発振回路２の発振動作を制御する制
御信号を出力する。フリップフロップ１８は、信号端子
２０に接続され左信号入力部と、 ＮＯＲ論理回路１２
の出力部に接続されたデータ信号端子りと、水晶発振回
路１の出力部に接続されたリセット端子Ｒとを有し、リ
ング発振回路２の出力パルス信号の立下シで、論理回路
１７の出力信号をデータ端子りに取り込む。ＯＲ論理回
路１９は、２人力信号部が各々フリップフロップ１８の
出力端子Ｑ及びリセット端子Ｒに接続され、その信号出
力部はＯＲ論理回路１２の他方の信号入力部に接続され
ている。
回路１９で構成され、制御回路３かも出力されたパルス
信号により、リング発振回路２の発振動作を制御する制
御信号を出力する。フリップフロップ１８は、信号端子
２０に接続され左信号入力部と、 ＮＯＲ論理回路１２
の出力部に接続されたデータ信号端子りと、水晶発振回
路１の出力部に接続されたリセット端子Ｒとを有し、リ
ング発振回路２の出力パルス信号の立下シで、論理回路
１７の出力信号をデータ端子りに取り込む。ＯＲ論理回
路１９は、２人力信号部が各々フリップフロップ１８の
出力端子Ｑ及びリセット端子Ｒに接続され、その信号出
力部はＯＲ論理回路１２の他方の信号入力部に接続され
ている。
（発明の回路動作）
次に第１図の動作を第２図の動作タイミング図に従って
説明する。なお（Ａ）〜（１）は、それぞれ第１図に同
一符号で示した部分の波形図である。
説明する。なお（Ａ）〜（１）は、それぞれ第１図に同
一符号で示した部分の波形図である。
水晶発振回路１は第２図（Ａ）に示される低速の基本ク
ロック信号（例えば１０〜５０ ｋＨｚ程度）をフリッ
プフロップ１３，１４．１５，１６．１８のリセット信
号端子Ｒ及びＯＲ論理回路１９に供給する。基本クロッ
ク信号が論理°′１”状態であると、フリップフロップ
１３，１４，１５．１６はリセット状態となり、各Ｑ出
力は論理ａ １ ｕ 、 ｔｔ １ ｐ＋ 、 ｔｔ
１”。
ロック信号（例えば１０〜５０ ｋＨｚ程度）をフリッ
プフロップ１３，１４．１５，１６．１８のリセット信
号端子Ｒ及びＯＲ論理回路１９に供給する。基本クロッ
ク信号が論理°′１”状態であると、フリップフロップ
１３，１４，１５．１６はリセット状態となり、各Ｑ出
力は論理ａ １ ｕ 、 ｔｔ １ ｐ＋ 、 ｔｔ
１”。
ＩＩ １ ＃となり、これら信号はＮＯＲ論理回路１７
に入力され論理ＩＩ ＯＩＴを出力する（第２図Ｏ）、
（ト））、（Ｆ）。
に入力され論理ＩＩ ＯＩＴを出力する（第２図Ｏ）、
（ト））、（Ｆ）。
（Ｇ）、（６）参照）。同時にリセット信号及び論理回
路１７の出力信号が入力されているフリップフロップ１
８のＱ出力は論理“０″となる。従ってＯＲ論理回路１
９は論理゛′１”を出力しリング発振回路２の発振動作
を停止させる為、クロック信号出力端子２０には論理”
０”が出力される。（第２図（Ｉ） 、 （Ｂ） 、
（Ｃ）参照）次に基本クロック信号が論理゛１″から°
′０”に変化すると、フリップフロップ１３，１４．１
５．１６．１８はリセット状態から解除される。同時に
論理回路１９の出力が論理＋＋ Ｉ ｎから′０″に変
化し、リング発振回路２は発振を開始し高速クロックパ
ルス信号を出力する（第２図（Ｃ）を参照）。計数回路
３は計数動作を開始し、高速クロック信号のノＲヤスを
１５個計数するとパルス信号をフリップフロップ１８の
信号入力端子りに出力する（第２図（６）を参照）。こ
のフリップフ、ロッゾ１８はＯＲ論理回路１９に論理ｕ
ｌ Ｉ ＩＩの信号を出力するので、ＯＲ論理回路１９
は論理ＩＩ Ｉ ＩＩの出力信号を発生してリング発振
回路２の発振動作を停止させる（第２図（Ｉ） 、 （
Ｂ）参照）。従ってクロック信号出力端子２０は論理６
１０ ＩＩ、となシフリップフロップ１３，１４，１５
，１６．１８の出力信号Ｑは各々論理ＩＩ Ｉ ＩＴ
、 ＩＩ ＩＩ、“１＃、“ｌ ＩＩ 、 ＩＴ ｌ
”に賄される。
路１７の出力信号が入力されているフリップフロップ１
８のＱ出力は論理“０″となる。従ってＯＲ論理回路１
９は論理゛′１”を出力しリング発振回路２の発振動作
を停止させる為、クロック信号出力端子２０には論理”
０”が出力される。（第２図（Ｉ） 、 （Ｂ） 、
（Ｃ）参照）次に基本クロック信号が論理゛１″から°
′０”に変化すると、フリップフロップ１３，１４．１
５．１６．１８はリセット状態から解除される。同時に
論理回路１９の出力が論理＋＋ Ｉ ｎから′０″に変
化し、リング発振回路２は発振を開始し高速クロックパ
ルス信号を出力する（第２図（Ｃ）を参照）。計数回路
３は計数動作を開始し、高速クロック信号のノＲヤスを
１５個計数するとパルス信号をフリップフロップ１８の
信号入力端子りに出力する（第２図（６）を参照）。こ
のフリップフ、ロッゾ１８はＯＲ論理回路１９に論理ｕ
ｌ Ｉ ＩＩの信号を出力するので、ＯＲ論理回路１９
は論理ＩＩ Ｉ ＩＩの出力信号を発生してリング発振
回路２の発振動作を停止させる（第２図（Ｉ） 、 （
Ｂ）参照）。従ってクロック信号出力端子２０は論理６
１０ ＩＩ、となシフリップフロップ１３，１４，１５
，１６．１８の出力信号Ｑは各々論理ＩＩ Ｉ ＩＴ
、 ＩＩ ＩＩ、“１＃、“ｌ ＩＩ 、 ＩＴ ｌ
”に賄される。
次に発振回路１の出力信号が論理”０”から“１″に変
化すると、フリップフロップ１３．１４゜１５．１６，
１Ｂはリセット状態となシ、同時に７゜リップフロッゾ
１８の出力端子Ｑは論理゛′１”からｔｔ ＯＢに変化
する。
化すると、フリップフロップ１３．１４゜１５．１６，
１Ｂはリセット状態となシ、同時に７゜リップフロッゾ
１８の出力端子Ｑは論理゛′１”からｔｔ ＯＢに変化
する。
発振回路１の出力信号が論理ＩＩ １７１から”０”に
変化すると、フリップフロップ１３，１４，１５゜１６
．１８のリセット状態が解除され再びリング発振回路２
は発振動作を開始し、以下同様の動作手順で断続的に高
速クロックパルス信号を出力する。
変化すると、フリップフロップ１３，１４，１５゜１６
．１８のリセット状態が解除され再びリング発振回路２
は発振動作を開始し、以下同様の動作手順で断続的に高
速クロックパルス信号を出力する。
第１図の回路において、高速クロック発生期間は第２図
（４）、（Ｂ）に示す様に低速クロック信号の論理ＩＩ
ＯＩＩレベル期間よシ短く設定される。
（４）、（Ｂ）に示す様に低速クロック信号の論理ＩＩ
ＯＩＩレベル期間よシ短く設定される。
以上説明した本発明のクロック信号発生回路によシ出力
された高速クロック信号は、マイクロコンビニータやマ
イクロゾロセッサなどのタイミング制御信号として使用
でき、これらのマシンサイクルを高速化する事が可能と
なる。本発明回路は装置のマシンサイクルに必要な期間
のみ高速クロック信号を発生させるのでクロック信号発
生回路の平均消費電力が大巾に低減される。
された高速クロック信号は、マイクロコンビニータやマ
イクロゾロセッサなどのタイミング制御信号として使用
でき、これらのマシンサイクルを高速化する事が可能と
なる。本発明回路は装置のマシンサイクルに必要な期間
のみ高速クロック信号を発生させるのでクロック信号発
生回路の平均消費電力が大巾に低減される。
またクロック信号の周波数安定度は、低速クロック信号
を出力する水晶発振回路で決定されるので、非常に正確
なものとなる。
を出力する水晶発振回路で決定されるので、非常に正確
なものとなる。
本発明回路はＭＯ８型トランジスタによる集積回路によ
υ極めて容易に実施可能である。
υ極めて容易に実施可能である。
第１図はこの発明によるクロック信号発生回路図であシ
、第２図は第１図の実施例の為の動作タイミング図であ
る。 １・・・水晶発振回路、２・・・リング発振回路、３・
・・計数回路、４・・・制御回路。 特許出願人 沖電気工業株式会社 手続補正書（睦） １ 事件の表示 昭和５７年 特 許 願第 １０２１１６号２、発明の
名称 クロック信号発生回路 ３、補正をする者 事件との関係 特 許 出 願 人任 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号住
所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号５、補正の対象 ６、補正の内容 明細書第７頁第１７〜１８行に「ノＪ３，１４゜１５．
１６．１３の出力信号同は各々論理゛１”。 １″、°°１”、°°１”、１″に保持」とあるのを「
１３゜１４．１５．１６の出力信号司は各々論理パ０”
。 ”ｏ” 、 ”ｏ″、°゛０”、そして、フリップフロ
ッグ１８の出力信号４は論理°“１″に保持」と補正す
る。
、第２図は第１図の実施例の為の動作タイミング図であ
る。 １・・・水晶発振回路、２・・・リング発振回路、３・
・・計数回路、４・・・制御回路。 特許出願人 沖電気工業株式会社 手続補正書（睦） １ 事件の表示 昭和５７年 特 許 願第 １０２１１６号２、発明の
名称 クロック信号発生回路 ３、補正をする者 事件との関係 特 許 出 願 人任 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号住
所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号５、補正の対象 ６、補正の内容 明細書第７頁第１７〜１８行に「ノＪ３，１４゜１５．
１６．１３の出力信号同は各々論理゛１”。 １″、°°１”、°°１”、１″に保持」とあるのを「
１３゜１４．１５．１６の出力信号司は各々論理パ０”
。 ”ｏ” 、 ”ｏ″、°゛０”、そして、フリップフロ
ッグ１８の出力信号４は論理°“１″に保持」と補正す
る。
Claims (3)
- （１） 高速クロック信号を出力するリング発振回路
と、水晶発振回路から出力された低速クロック信号によ
シ選択的に前記高速クロック信号をカウントした後制御
信号を出力する計数回路と、前記低速クロック信号が入
力されると前記リング発振回路を動作させ且つ前記計数
回路の前記制御信号が入力されると前記リング発振回路
の動作を停止させる制御回路とを具備して成るクロック
信号発生回路。 - （２） 前記リング発振回路が遅延回路と、前記制御
回路の出力信号によシ選択的に前記遅延回路の出力信号
を前記高速クロック信号として前記遅延回路の入力部に
帰還させるダート回路とから成る事を特徴とする特許請
求の範囲第（１）項記載のクロック信号発生回路。 - （３） 前記低速クロック信号の周波数が約１０〜５
０ ｋＨｚでアシ、前記高速クロック信号の周波数が約
１〜１２ ＭＨｚである事を特徴とする特許請求の範囲
第（１）項記載のクロ、り信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102116A JPS58219625A (ja) | 1982-06-16 | 1982-06-16 | クロツク信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102116A JPS58219625A (ja) | 1982-06-16 | 1982-06-16 | クロツク信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58219625A true JPS58219625A (ja) | 1983-12-21 |
| JPH049336B2 JPH049336B2 (ja) | 1992-02-19 |
Family
ID=14318823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57102116A Granted JPS58219625A (ja) | 1982-06-16 | 1982-06-16 | クロツク信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219625A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763297A (en) * | 1985-05-07 | 1988-08-09 | Deutsche Itt Industries Gmbh | Monolithic integrated digital circuit including an internal clock generator and circuitry for processing multi-digit signals |
| US6442704B1 (en) | 1999-06-29 | 2002-08-27 | Mitsubishi Electric System Lsi Design Corporation | Ring oscillator clock frequency measuring method, ring oscillator clock frequency measuring circuit, and microcomputer |
-
1982
- 1982-06-16 JP JP57102116A patent/JPS58219625A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763297A (en) * | 1985-05-07 | 1988-08-09 | Deutsche Itt Industries Gmbh | Monolithic integrated digital circuit including an internal clock generator and circuitry for processing multi-digit signals |
| US6442704B1 (en) | 1999-06-29 | 2002-08-27 | Mitsubishi Electric System Lsi Design Corporation | Ring oscillator clock frequency measuring method, ring oscillator clock frequency measuring circuit, and microcomputer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH049336B2 (ja) | 1992-02-19 |
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