JPS58219641A - マイクロコンピユ−タの演算装置 - Google Patents
マイクロコンピユ−タの演算装置Info
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- JPS58219641A JPS58219641A JP57103637A JP10363782A JPS58219641A JP S58219641 A JPS58219641 A JP S58219641A JP 57103637 A JP57103637 A JP 57103637A JP 10363782 A JP10363782 A JP 10363782A JP S58219641 A JPS58219641 A JP S58219641A
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- decimal
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/492—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination
- G06F7/493—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination the representation being the natural binary coded representation, i.e. 8421-code
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はマイクロコンピュータに内蔵された演算装置
に関するものであり、特に純２進数の加減算と２進化１
０進数の加減算とが同一の速度で実行することができる
演算装置に関するものである。
に関するものであり、特に純２進数の加減算と２進化１
０進数の加減算とが同一の速度で実行することができる
演算装置に関するものである。
２′１図はマイクロコンピュータの構成ヲ示スブロック
図で、ｉｌｌ ｆ’ｉ中央処理装置（以下ＣＰＵと略記
する）、＋２１ニブログラムメモリ、ｆ３１ｔｉデータ
メモリ、（４）は入出力ボート又は入出力装置である。
図で、ｉｌｌ ｆ’ｉ中央処理装置（以下ＣＰＵと略記
する）、＋２１ニブログラムメモリ、ｆ３１ｔｉデータ
メモリ、（４）は入出力ボート又は入出力装置である。
（５１はアドレスバスでたとえば１６ピツトの信号を伝
送し、（６１はデータバスで８ビツトのデータ信号を伝
送し、（７）は１ビツトの畳込み読出し制御信号である
。
送し、（６１はデータバスで８ビツトのデータ信号を伝
送し、（７）は１ビツトの畳込み読出し制御信号である
。
第２図は第１図のシステムにおけるメモリの格納領域を
示す図で、（８）はデータ又はプログラムの内容、（８
０）はそのアドレスを示す。−以下アドレス非他の数値
は特記しない限シ１６進数（θ〜９、Ａ−Ｆ音用いｌＯ
進数の０〜１５に対応する値全示しかつＧｔ−用いて１
０進数の数、値１６を示す。）を用いて表し、第２図の
アドレス（８０）は１６進数４桁で構成され、メモリの
内容（８１は１６進数２桁（８ビツト）第３図は従来の
ＣＰＵの構成を示すブロック図で、ｉｌｌ 、 ＋５１
、１６１ 、 ＋７１は第１図と同一部分を示し、（
１０１）は演算論理ユニット（以下ＡＬＵと略記する）
、（１０２）はアキュムＬ／−タ、（１０３）、（１０
４）はそれぞれレジスタ、（１０５）、（１０６）、（
１０７）はそれぞれラッチ、（１０Ｂ）はＡＬＵ（１０
１）の演算結果を一時格納するレジスタ、（１０９）は
補正回路、（１１０）は１０進キャリ検出回路である。
示す図で、（８）はデータ又はプログラムの内容、（８
０）はそのアドレスを示す。−以下アドレス非他の数値
は特記しない限シ１６進数（θ〜９、Ａ−Ｆ音用いｌＯ
進数の０〜１５に対応する値全示しかつＧｔ−用いて１
０進数の数、値１６を示す。）を用いて表し、第２図の
アドレス（８０）は１６進数４桁で構成され、メモリの
内容（８１は１６進数２桁（８ビツト）第３図は従来の
ＣＰＵの構成を示すブロック図で、ｉｌｌ 、 ＋５１
、１６１ 、 ＋７１は第１図と同一部分を示し、（
１０１）は演算論理ユニット（以下ＡＬＵと略記する）
、（１０２）はアキュムＬ／−タ、（１０３）、（１０
４）はそれぞれレジスタ、（１０５）、（１０６）、（
１０７）はそれぞれラッチ、（１０Ｂ）はＡＬＵ（１０
１）の演算結果を一時格納するレジスタ、（１０９）は
補正回路、（１１０）は１０進キャリ検出回路である。
捷た（Ｉｌｌ）〜（１２０）はそれぞれトランスミッシ
ョンゲート、（１２１）、（１２２）。
ョンゲート、（１２１）、（１２２）。
（１２す、（１２４）はそれぞれＣＰＵ ｉｌｌ内のバ
スで、バス（１２１）は力ロ数Ｙを伝送し、バス（１２
２）は被加数Ｘを伝送する。ＡＬＵ（ｔｏｌ）はＸが８
ビツト、Ｙが８ビツトでかつＸの最下位ビットに対する
キャリ（前回の演算又は他のＡＬＵによる演算から発生
し以下ＣＹＬで表す）があや場合Ｘ＋Ｙ＋ＣＹＬ、の演
算を実行しその和の２１−表す８ビツトとＺの最上位ビ
ットからのキャリ（以下ＣＹＭで表す）の１ビツトとを
出力する。（第３図にはＣ、Ｃに関係すＭＬ
ＹＭ る回路は省略しである）ＸもＹも純２進の８′ビツトで
したがって２も純２進の８ビツトで表わされるときのＡ
ＬＵ（ｌｏｌ）の動作はよく知られているのでその一般
的な説明を省略するが、その場合は補正回路（１０９）
、キャリ検出回路（１１りは何等の動作を行うことなく
、バス（１２１）からラッチ（１０７人バス（１２３）
ｉ経てＡＬＵ（１０１）にＹｔ入カし、アキュムレータ
（１０２）がらパ２ （１２２）、ラッチ（１０６人パ
ス（１２４） ’ｉ経てＡＬＵ （１０）にｘｉ入カし
、雪の和のＺがレジスタ（１０８）に１時格納される。
スで、バス（１２１）は力ロ数Ｙを伝送し、バス（１２
２）は被加数Ｘを伝送する。ＡＬＵ（ｔｏｌ）はＸが８
ビツト、Ｙが８ビツトでかつＸの最下位ビットに対する
キャリ（前回の演算又は他のＡＬＵによる演算から発生
し以下ＣＹＬで表す）があや場合Ｘ＋Ｙ＋ＣＹＬ、の演
算を実行しその和の２１−表す８ビツトとＺの最上位ビ
ットからのキャリ（以下ＣＹＭで表す）の１ビツトとを
出力する。（第３図にはＣ、Ｃに関係すＭＬ
ＹＭ る回路は省略しである）ＸもＹも純２進の８′ビツトで
したがって２も純２進の８ビツトで表わされるときのＡ
ＬＵ（ｌｏｌ）の動作はよく知られているのでその一般
的な説明を省略するが、その場合は補正回路（１０９）
、キャリ検出回路（１１りは何等の動作を行うことなく
、バス（１２１）からラッチ（１０７人バス（１２３）
ｉ経てＡＬＵ（１０１）にＹｔ入カし、アキュムレータ
（１０２）がらパ２ （１２２）、ラッチ（１０６人パ
ス（１２４） ’ｉ経てＡＬＵ （１０）にｘｉ入カし
、雪の和のＺがレジスタ（１０８）に１時格納される。
レジスタ（１０８）の内容Ｚはバス（１２す、ラッチ（
１０７）、バス（１２３，ｌ、補正回路（１０９）を経
て（この場合、補正回路（１０９）は入力データをその
まま出力する）アキュムレータ（１０２）に入力される
。
１０７）、バス（１２３，ｌ、補正回路（１０９）を経
て（この場合、補正回路（１０９）は入力データをその
まま出力する）アキュムレータ（１０２）に入力される
。
次にＸ、Ｙ、Ｚ（７）８ビツトが１０進２桁＋７）ＢＣ
Ｄ（２進化ｌＯ進数）である場合（１０進の下位桁をそ
れぞれＸｏ 、Ｙｏ 、 Ｚｏ 、上位桁をそれぞれＸ
１＋ Ｙｌ ｔ Ｚｔ （！：する）、第３図の回路は
このＢＣＤ ２桁の数値の加算を８ビツト純２進数の加
算と同様なステップで実施することができる。Ｘがアキ
ュムレータ（１０２）の出力であり、Ｘ０＝８、Ｘ０＝
６、Ｙがメモリ（８１のアドレス（０００りに格納され
ており、ｙｔ＝ａ、Ｙ、＝ ５の場合について説明する
。ＸＯ＋ ＹＯ＋ ＣＹＬの加算で為は０〜９、ｙｏは
０〜９、ＣＹＬ＝０〜ｌであるからその和は１０進数で
０〜１９の範囲に入る。
Ｄ（２進化ｌＯ進数）である場合（１０進の下位桁をそ
れぞれＸｏ 、Ｙｏ 、 Ｚｏ 、上位桁をそれぞれＸ
１＋ Ｙｌ ｔ Ｚｔ （！：する）、第３図の回路は
このＢＣＤ ２桁の数値の加算を８ビツト純２進数の加
算と同様なステップで実施することができる。Ｘがアキ
ュムレータ（１０２）の出力であり、Ｘ０＝８、Ｘ０＝
６、Ｙがメモリ（８１のアドレス（０００りに格納され
ており、ｙｔ＝ａ、Ｙ、＝ ５の場合について説明する
。ＸＯ＋ ＹＯ＋ ＣＹＬの加算で為は０〜９、ｙｏは
０〜９、ＣＹＬ＝０〜ｌであるからその和は１０進数で
０〜１９の範囲に入る。
このうちθ〜９のときはそのままとし、従ってｃＹＨ（
１０進の桁間のキャリヲこの記号で表す）はＯである。
１０進の桁間のキャリヲこの記号で表す）はＯである。
１０−１９のときは１０進数の数値１０（すなわちＡ）
を減算したものｅＺｏ とじＣＹＨ＝ １とすればよ
い。但しん÷Ｙｏ ” ＣＹＬの加算結果がｌθ進数で
１６〜１９の範囲のときはＡＬＵ（ｌｏｔ）の出力の下
位４ビツトは（１６−Ｇ＝０）〜（１９−Ｇ＝３）を示
す結果になるので数値Ａ （１０進数の１０）全減算す
ることは（Ｇ−Ａ＝’６）’ｉ加算することと同じであ
る。
を減算したものｅＺｏ とじＣＹＨ＝ １とすればよ
い。但しん÷Ｙｏ ” ＣＹＬの加算結果がｌθ進数で
１６〜１９の範囲のときはＡＬＵ（ｌｏｔ）の出力の下
位４ビツトは（１６−Ｇ＝０）〜（１９−Ｇ＝３）を示
す結果になるので数値Ａ （１０進数の１０）全減算す
ることは（Ｇ−Ａ＝’６）’ｉ加算することと同じであ
る。
Ｘｌ◆Ｙｌ ” ＣＹＨの演算についても同様である。
但しこの場合結果がＡ以上であることを示すキャリは２
進８ビ゛ツトの加算の場合のＣＹＭと同様に１０進数の
上位桁への桁上りであるのでＣＹＭで表す。
進８ビ゛ツトの加算の場合のＣＹＭと同様に１０進数の
上位桁への桁上りであるのでＣＹＭで表す。
メモリ（８）から読出されたＹｏ”Ｙ１ｔｌバス（６）
、ラッチ（１０５）、バス（１２１）、ラッチ（１２３
）を経てＡＬＵ−（１０１）に加えられ、アキュムレー
タ（１０２）の出力はバス（１２２）、ラッチ（ｔ’ｏ
す、バス（１２４）を経て／ｌｄ、Ｕ（１０１）へ接続
されるが、キャリ検出回路（１１０）はＣＹＴ（ｌ Ｃ
ＹＭが存在するか否かを検出する。補正回路（１０９）
ｉｊレジスタ（１１）８）、バス（１２１）、ラッチ（
１０７）、バス（１２３） ’ｉ経て入力される８ビツ
トのうち下位４ビツトに対しＣｙｕが存在するときはＡ
全減算して出力し上位４ビツトに対しＣｙｇが存在する
ときＵＡｆｔ減算して出力しその他の場合は入力の下位
４ビツト、上位４ピツ）１それぞれそのまま出力する。
、ラッチ（１０５）、バス（１２１）、ラッチ（１２３
）を経てＡＬＵ−（１０１）に加えられ、アキュムレー
タ（１０２）の出力はバス（１２２）、ラッチ（ｔ’ｏ
す、バス（１２４）を経て／ｌｄ、Ｕ（１０１）へ接続
されるが、キャリ検出回路（１１０）はＣＹＴ（ｌ Ｃ
ＹＭが存在するか否かを検出する。補正回路（１０９）
ｉｊレジスタ（１１）８）、バス（１２１）、ラッチ（
１０７）、バス（１２３） ’ｉ経て入力される８ビツ
トのうち下位４ビツトに対しＣｙｕが存在するときはＡ
全減算して出力し上位４ビツトに対しＣｙｇが存在する
ときＵＡｆｔ減算して出力しその他の場合は入力の下位
４ビツト、上位４ピツ）１それぞれそのまま出力する。
たとえば、上述の数値例では、ＣＹＬ ”’ Ｏとして
Ｘ。十Ｙｏ ” ＣＹＬ ＝ ６＋５＝ＢでＣＹＨ”
’＋ Ｘｌｌ” Ｙｌ” ＣｙＨ＝ ８ ” ３ ”
ｌ ＝ＣでＣＹＭ＝１であるから、補正回路はＢ−Ａ
＝１１Ｃ−Ａ＝２の補正をして出力する。したがってア
キュムレータ（１０２）ノ８ヒツトの内容はＺ、＝２．
ＺＯ＝１ すなわちｒ ００１０，０００１ Ｊとな
り別のレジスタにＣＹＭトシてｒ ０００１ Ｊ が
セットされているとすれば１１１ ８６ ＋ ３５ ＝ １２１の演算が完了する。
Ｘ。十Ｙｏ ” ＣＹＬ ＝ ６＋５＝ＢでＣＹＨ”
’＋ Ｘｌｌ” Ｙｌ” ＣｙＨ＝ ８ ” ３ ”
ｌ ＝ＣでＣＹＭ＝１であるから、補正回路はＢ−Ａ
＝１１Ｃ−Ａ＝２の補正をして出力する。したがってア
キュムレータ（１０２）ノ８ヒツトの内容はＺ、＝２．
ＺＯ＝１ すなわちｒ ００１０，０００１ Ｊとな
り別のレジスタにＣＹＭトシてｒ ０００１ Ｊ が
セットされているとすれば１１１ ８６ ＋ ３５ ＝ １２１の演算が完了する。
すなわち、キャリ検出回路（１１０）と補正回路（１０
９）とは論理回路で構成されており、これらの回路の追
加によってマイクロコンピュータの動作ステップを追加
することなく、純２進８ビツトの；加算と同じようにｌ
Ｏ進２桁のＢＣＤの加ｘをすることができる。たｙ１従
来の回路の欠点はキャリ検出回路（１１０） １必要と
することと、補正回路（ｔｏ９）がアキュムレータ（１
０２）の入力に設けられているのでバス（１２３）上の
データをゲー） （１１４） ’（Ｈ経て他の部分へ送
出することは純２進数の加算の場合には可能であるがＢ
ＣＤの加算の場合は不可でおるという欠点があった。
９）とは論理回路で構成されており、これらの回路の追
加によってマイクロコンピュータの動作ステップを追加
することなく、純２進８ビツトの；加算と同じようにｌ
Ｏ進２桁のＢＣＤの加ｘをすることができる。たｙ１従
来の回路の欠点はキャリ検出回路（１１０） １必要と
することと、補正回路（ｔｏ９）がアキュムレータ（１
０２）の入力に設けられているのでバス（１２３）上の
データをゲー） （１１４） ’（Ｈ経て他の部分へ送
出することは純２進数の加算の場合には可能であるがＢ
ＣＤの加算の場合は不可でおるという欠点があった。
この発明は従来のものの上記のような欠点を除去するた
めになされたもので、キャリ検出回路を省略し、かつ演
算結果を所望の位置に格納することができる演算装置を
提供することを目的としている。
めになされたもので、キャリ検出回路を省略し、かつ演
算結果を所望の位置に格納することができる演算装置を
提供することを目的としている。
以下、図面についてこの発明の詳細な説明する。第４図
はこの発明の一実施例を示すブロック図で、第３図と同
一符号は同−又は相当部分を示し、（１９０）はこの発
明に用いる補正回路を示す。
はこの発明の一実施例を示すブロック図で、第３図と同
一符号は同−又は相当部分を示し、（１９０）はこの発
明に用いる補正回路を示す。
第３図において説明したとおシ、ＸＯ＋ ｙ；、＋ ｃ
ＹＬの加算とＸｌ４−Ｙ１＋ＣＹＨの加算とは同一の順
序で実施され、かつオ・４図の回路のうち補正回路（１
９りを除く他の部分の動作は第３図の同一符号の部分の
動作と同様であるので、Ｘｏ ” Ｙｏ ” ＣＹＬの
加算における補正回路の動作について説明する。
ＹＬの加算とＸｌ４−Ｙ１＋ＣＹＨの加算とは同一の順
序で実施され、かつオ・４図の回路のうち補正回路（１
９りを除く他の部分の動作は第３図の同一符号の部分の
動作と同様であるので、Ｘｏ ” Ｙｏ ” ＣＹＬの
加算における補正回路の動作について説明する。
ラッチ（１０７）から入力されるＹ。を表す４ビツトに
対し補正回路（１９０）は６を加えπ＝ ＹＯ◆６を出
力する。ＡＬＵ（ｘｏｔ）においてＸ。＋ｙｏ÷ｃｙｔ
、がＡ以上となりＣＹＨが出力されるときはｘｏ＋ｙ０
′＋ｃｍ、は０以上となり実際にキャリが出力される。
対し補正回路（１９０）は６を加えπ＝ ＹＯ◆６を出
力する。ＡＬＵ（ｘｏｔ）においてＸ。＋ｙｏ÷ｃｙｔ
、がＡ以上となりＣＹＨが出力されるときはｘｏ＋ｙ０
′＋ｃｍ、は０以上となり実際にキャリが出力される。
このキャリは上記ＣＹ□と同様な意味を持っているので
同じ＜ ＣＹ）ｌで表す。但し第３図のようにキャリ検
出回路（１１０）を設けなくてもＡＬｔＪ（１０１）で
容易に検出することができる。次にＺｏがレジスタ（１
０Ｂ）、バス（’１２１）、ラッチ（１０７）を経て補
正回路（１９０）に入力されるとき、ＣＹＨが存在する
ときは入力信号をそのまま出力すればよい。それはＸＯ
＋Ｙｏ ”ＣＹＬ＝ム◆Ｙｏ ”ＣＹＬ ” ６である
がＣｙＨが出力したため数値Ｇが減ぜられＸ。＋Ｙ、、
＋ ＣＹＬ＋ ６− Ｇ＝ん＋ＹＱ ＋Ｃ−Ａとなり１
０進キヤリを出した後のその桁のＬ 数値を表しているからである。
同じ＜ ＣＹ）ｌで表す。但し第３図のようにキャリ検
出回路（１１０）を設けなくてもＡＬｔＪ（１０１）で
容易に検出することができる。次にＺｏがレジスタ（１
０Ｂ）、バス（’１２１）、ラッチ（１０７）を経て補
正回路（１９０）に入力されるとき、ＣＹＨが存在する
ときは入力信号をそのまま出力すればよい。それはＸＯ
＋Ｙｏ ”ＣＹＬ＝ム◆Ｙｏ ”ＣＹＬ ” ６である
がＣｙＨが出力したため数値Ｇが減ぜられＸ。＋Ｙ、、
＋ ＣＹＬ＋ ６− Ｇ＝ん＋ＹＱ ＋Ｃ−Ａとなり１
０進キヤリを出した後のその桁のＬ 数値を表しているからである。
またＣＹＨが存在しないときは補正回路（１９りに入力
される数値から６を減じＸ、 ＋Ｙ、ｌ’ ＋Ｃ，Ｌ−
６−Ｘｏ ＋Ｙｏ ＋ＣＹＬとして出力すればよい。
される数値から６を減じＸ、 ＋Ｙ、ｌ’ ＋Ｃ，Ｌ−
６−Ｘｏ ＋Ｙｏ ＋ＣＹＬとして出力すればよい。
ＸＩ ＋ Ｙｌ ”ＣｙＨの演算も同様であって、たと
えば為＝６、Ｘ１＝８、Ｙｏ ＝ ５、Ｙｌ＝３．Ｃ＝
００数Ｌ 値例を用いて説明すると、’ＡＬＵ （１０１）へ入力
する前には補正回路（１９りでＹａ’＝Ｙｏ＋ ６＝５
＋ ６−＝１３゜Ｙ１′二η＋ ６＝３ ＋ ６＝
９となり、ＡＩ、Ｕ （１０１）ではＸｏ 十Ｙｏ’
”ＣＹＬ＝ ６ ＋ Ｂ ＋ ０ ＝ １ ＋ Ｇとな
ってＺｏ ”ｌ ＋Ｃｙ）Ｉ？：”となりｘ、 ＋ｙ、
ｌ ＋ｃ■＝Ｑ＋９４１＝ ２４ ＧとなりＺ、＝２、
ＣＹＭ ＝ １となる。ＡＬＵ（１０１）の出力値はＣ
ＹＨもＣＹＭも共に存在するのでＺｏ、Ｚｌはそのｉｔ
出力されＣＹＭと共に８６ ＋ ３５ ＝ １２１の演
算結果を示す。
えば為＝６、Ｘ１＝８、Ｙｏ ＝ ５、Ｙｌ＝３．Ｃ＝
００数Ｌ 値例を用いて説明すると、’ＡＬＵ （１０１）へ入力
する前には補正回路（１９りでＹａ’＝Ｙｏ＋ ６＝５
＋ ６−＝１３゜Ｙ１′二η＋ ６＝３ ＋ ６＝
９となり、ＡＩ、Ｕ （１０１）ではＸｏ 十Ｙｏ’
”ＣＹＬ＝ ６ ＋ Ｂ ＋ ０ ＝ １ ＋ Ｇとな
ってＺｏ ”ｌ ＋Ｃｙ）Ｉ？：”となりｘ、 ＋ｙ、
ｌ ＋ｃ■＝Ｑ＋９４１＝ ２４ ＧとなりＺ、＝２、
ＣＹＭ ＝ １となる。ＡＬＵ（１０１）の出力値はＣ
ＹＨもＣＹＭも共に存在するのでＺｏ、Ｚｌはそのｉｔ
出力されＣＹＭと共に８６ ＋ ３５ ＝ １２１の演
算結果を示す。
さらにＸｏ Ｙｏ＝Ｗｏの演算ではＹｏｇ＝ （Ｇ−
Ｙｏ）としてｉ ＋Ｙ、ｇ ＝ Ｗ、 ＋Ｇの加算を行
うので、ＡＬＵ （ｉ’ｏ ｌ）に入力する前のＹｏ
ｇについては補正回路（１９０）は何等の補正を施すこ
とがなく、ＡＬＵｌｘｏｔ）の出力Ｗ、◆Ｇについては
Ｃ□があればＷｏ ” Ｇ −Ｇ＝ Ｗｏとなつている
ので何等の補正を施す必要がなく％ＣＹＨがない時はＡ
ＬＵ （１０１）の出力Ｗ（１”Ｇから６を減じ県令Ｇ
−６＝ ％ ”Ａと補正することが必要である。
Ｙｏ）としてｉ ＋Ｙ、ｇ ＝ Ｗ、 ＋Ｇの加算を行
うので、ＡＬＵ （ｉ’ｏ ｌ）に入力する前のＹｏ
ｇについては補正回路（１９０）は何等の補正を施すこ
とがなく、ＡＬＵｌｘｏｔ）の出力Ｗ、◆Ｇについては
Ｃ□があればＷｏ ” Ｇ −Ｇ＝ Ｗｏとなつている
ので何等の補正を施す必要がなく％ＣＹＨがない時はＡ
ＬＵ （１０１）の出力Ｗ（１”Ｇから６を減じ県令Ｇ
−６＝ ％ ”Ａと補正することが必要である。
以上を要約すると補正回路（１９０）における補正は下
位４ビット分（Ｘｏ＋ Ｙｏ ｔ Ｃｙ Ｌ） と上位
４ビット分（ＸＩ ｒ Ｙ［ｐ ＣＹＨ）とを別々に
考え第５図に示すとおりになる。第５図に従って動作す
る補正回路（１９り全構成することは容易であり、第６
図にその一例を示す。図において、膓〜Ｄ３は入力４ビ
ツト（Ｙｏ、Ｙｓ又ＦｉＺｏ 、Ｚｔ 、 但し入力
８ビツトに対しては図に示す装置が２組設けられる〕、
Ｌ）Ｏ’〜Ｄ３’は出力−ビットを示し、Ｙ （Ｚ）、
１０進（２進） 、ＣｙＨ（ＣＹＭ ）は制御信号入力
端子を示しＹ （ＡＬＵ ｆｉ＋入力前補正）、１０進
、ムに対するＣ ＹＨ＋２１に対するＣＹＭが存在する
ときそれぞれ論理ｒｌＪとなる。（６１）、（６２）、
（６３）はそれぞれエクスクル−シブオアゲート、（６
４）ｌ（６５）ｔ（６す、（６８）＃（６９）、（７３
）。
位４ビット分（Ｘｏ＋ Ｙｏ ｔ Ｃｙ Ｌ） と上位
４ビット分（ＸＩ ｒ Ｙ［ｐ ＣＹＨ）とを別々に
考え第５図に示すとおりになる。第５図に従って動作す
る補正回路（１９り全構成することは容易であり、第６
図にその一例を示す。図において、膓〜Ｄ３は入力４ビ
ツト（Ｙｏ、Ｙｓ又ＦｉＺｏ 、Ｚｔ 、 但し入力
８ビツトに対しては図に示す装置が２組設けられる〕、
Ｌ）Ｏ’〜Ｄ３’は出力−ビットを示し、Ｙ （Ｚ）、
１０進（２進） 、ＣｙＨ（ＣＹＭ ）は制御信号入力
端子を示しＹ （ＡＬＵ ｆｉ＋入力前補正）、１０進
、ムに対するＣ ＹＨ＋２１に対するＣＹＭが存在する
ときそれぞれ論理ｒｌＪとなる。（６１）、（６２）、
（６３）はそれぞれエクスクル−シブオアゲート、（６
４）ｌ（６５）ｔ（６す、（６８）＃（６９）、（７３
）。
（７４）はそれぞれアンドゲート、（６７）、（７す、
（７１）。
（７１）。
（７２）＃（７５）はそれぞれオアゲートである。第６
図の回路は第５図の加算らんの制御を示しＤ３〜）の４
ビツトに対しゲー） （６０の出力がｒｌＪとなるとｒ
ｏｌｌｏＪ が加算され、ゲート（６りの出力がｒｌ
Ｊとなるとｒ ｏｉｔｏ Ｊが減算されて）′〜Ｄｄの
４ビツトとなることは明らかである。第５図に示す減算
の場合の切換はゲー） （６４）の出力を「０」にすれ
ばよい。
図の回路は第５図の加算らんの制御を示しＤ３〜）の４
ビツトに対しゲー） （６０の出力がｒｌＪとなるとｒ
ｏｌｌｏＪ が加算され、ゲート（６りの出力がｒｌ
Ｊとなるとｒ ｏｉｔｏ Ｊが減算されて）′〜Ｄｄの
４ビツトとなることは明らかである。第５図に示す減算
の場合の切換はゲー） （６４）の出力を「０」にすれ
ばよい。
以上の説明によって明らかなように第４図に示す回路構
成によれば第６図に示すｌＯ進（２進）のモード切換端
子へ信号を入力してモードを切換るだけで２進加減算と
同一速度で１０進加減算を実行することができ、しかも
演算結果ヲノ（ス（１２３）からゲート（１１４） を
経て伺処へ転送しても支障のない演算装置を提供するこ
とができる。
成によれば第６図に示すｌＯ進（２進）のモード切換端
子へ信号を入力してモードを切換るだけで２進加減算と
同一速度で１０進加減算を実行することができ、しかも
演算結果ヲノ（ス（１２３）からゲート（１１４） を
経て伺処へ転送しても支障のない演算装置を提供するこ
とができる。
第１図はマイクロコンピュータの構成を示すブロック図
、第２図は第１図のシステムにおけるメモリの格納領域
を示す図、第３図は従来のＣＰＵの構成を示すブロック
図、第４図はこの発明の一実施例を示すブロック図、第
５図は第４図の補正回路の論理を示す図、第６図はオ・
４図の補正回路の一例を示すブロック図である。 （ｌｏｔ）・・・Ａ Ｌ Ｕ、 （ｉ０２）・・・ア
キュムレータ、（１９す・・・補正回路。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 手続補正書（自発） ５７１０２９ 昭和 年 月 日 ２、発明の名称 マイクロコンピュータの演算装置 ３ 補正をする者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 ５、補正の対象 （１１明細書の発明の詳細な説明の欄 （２）図面 ６、補正の内容 （１）明細書第５頁才８行目ｒ ＡＬＵ （１０） Ｊ
、！＝あるをｒ ＡＬＵ （１０１） 」と訂正する
。 （２）同書第５も第１２行目「出力する」とあるを「出
力し」と訂正する。 （３１第４図を添付別図のとおり訂正する。 ７、添付書類の目録 （１）訂正した第４図 １通（以上）
、第２図は第１図のシステムにおけるメモリの格納領域
を示す図、第３図は従来のＣＰＵの構成を示すブロック
図、第４図はこの発明の一実施例を示すブロック図、第
５図は第４図の補正回路の論理を示す図、第６図はオ・
４図の補正回路の一例を示すブロック図である。 （ｌｏｔ）・・・Ａ Ｌ Ｕ、 （ｉ０２）・・・ア
キュムレータ、（１９す・・・補正回路。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 手続補正書（自発） ５７１０２９ 昭和 年 月 日 ２、発明の名称 マイクロコンピュータの演算装置 ３ 補正をする者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 ５、補正の対象 （１１明細書の発明の詳細な説明の欄 （２）図面 ６、補正の内容 （１）明細書第５頁才８行目ｒ ＡＬＵ （１０） Ｊ
、！＝あるをｒ ＡＬＵ （１０１） 」と訂正する
。 （２）同書第５も第１２行目「出力する」とあるを「出
力し」と訂正する。 （３１第４図を添付別図のとおり訂正する。 ７、添付書類の目録 （１）訂正した第４図 １通（以上）
Claims (1)
- （１）８ビツトの純２進数を加算する場合と同一のプロ
グラムステップ数で２桁の２進化１０進数の加Ｘｔ実行
するマイクロコンピュータの演算装置において、上記８
ビツトの最下位ビットへのキャリと８ビツトの加数と８
ビツトの被加数とが入力されてその和の８ビツト及び上
記８ビツトの最上位ビットからのキャリを出力する演算
論理ユニットと、上記８ビツトの加数を上記演算論理ユ
ニットに入力する前及び上記和め８ビツトを指示される
アドレスの記憶装置へ入力する前に２進ｌＯ進の補正を
施すために通過させる補正用論理回路とを備えたことを
特徴とするマイクロコンピュータの演算装置。 （２１補正用論理回路は、純２進数の加算の場合は入力
のビットパターンをそのｉま出力し、２桁の２進化ｌＯ
進数の加算の場合は加数の１０進数の各桁を表す４ビツ
トごとに数値６を表すピッ） ｒｏｌｌｏＪを加算して
出力し、上記演算論理ユニットからの出力においてｌＯ
進各桁について上位桁へのキャリが存在しないｌＯ進の
各桁については和の１０進数を表す４ビツトから数値６
を減算して出力することを特徴とする特許請求の範囲オ
１項記載のマイクロコンピュータの演算装置。 （３１補正用論理回路は、数値Ｆ（＝１６）に対する減
数の補数全加数として上記演算論理ユニットによシ減算
を実施する場合には、上記加数の入力のピ、ットパター
ンをそのまま出力し、上記演算論理ユニットからの出力
においてｌＯ進各桁について上位桁へのキャリが存在し
ないｌＯ進の各桁については和の１０進数を表す４ビツ
トから数値６を減算して出力することｔｌ−特徴とする
特許請求の範囲オ１項記載のマイクロコンピュータの演
算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103637A JPS58219641A (ja) | 1982-06-14 | 1982-06-14 | マイクロコンピユ−タの演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103637A JPS58219641A (ja) | 1982-06-14 | 1982-06-14 | マイクロコンピユ−タの演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58219641A true JPS58219641A (ja) | 1983-12-21 |
Family
ID=14359278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57103637A Pending JPS58219641A (ja) | 1982-06-14 | 1982-06-14 | マイクロコンピユ−タの演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219641A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52143A (en) * | 1975-06-17 | 1977-01-05 | Ibm | Arithmetic unit |
-
1982
- 1982-06-14 JP JP57103637A patent/JPS58219641A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52143A (en) * | 1975-06-17 | 1977-01-05 | Ibm | Arithmetic unit |
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