JPH1091395A - プロセッサ - Google Patents
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- JPH1091395A JPH1091395A JP8243296A JP24329696A JPH1091395A JP H1091395 A JPH1091395 A JP H1091395A JP 8243296 A JP8243296 A JP 8243296A JP 24329696 A JP24329696 A JP 24329696A JP H1091395 A JPH1091395 A JP H1091395A
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- overflow
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
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Abstract
(57)【要約】
【課題】桁溢れが生じた場合でも演算結果の正しい符号
を表す符号フラグを出力する。 【解決手段】それぞれ２の補数表現された２つの二進数
Ｘ、Ｙをどうしを加算して加算結果を出力する加算器１
４と、加算結果の桁溢れを示す桁溢れ信号ｖを出力する
桁溢れ検出回路１７と、桁溢れ信号ｖに応じて、加算器
の加算結果Ｚの符号ビットをそのままもしくは反転して
出力する反転回路１８と、反転回路の出力を記憶する記
憶回路１９とを具備している。
を表す符号フラグを出力する。 【解決手段】それぞれ２の補数表現された２つの二進数
Ｘ、Ｙをどうしを加算して加算結果を出力する加算器１
４と、加算結果の桁溢れを示す桁溢れ信号ｖを出力する
桁溢れ検出回路１７と、桁溢れ信号ｖに応じて、加算器
の加算結果Ｚの符号ビットをそのままもしくは反転して
出力する反転回路１８と、反転回路の出力を記憶する記
憶回路１９とを具備している。
Description
【０００１】
【発明の属する技術分野】この発明はマイクロプロセッ
サもしくは信号処理プロセッサ等のプロセッサに係り、
特に内部で実行される演算の状態（ステータス）信号生
成回路を有するプロセッサに関する。
サもしくは信号処理プロセッサ等のプロセッサに係り、
特に内部で実行される演算の状態（ステータス）信号生
成回路を有するプロセッサに関する。
【０００２】
【従来の技術】図４は、従来のプロセッサの内部構成を
示すブロック図である。図４において、４１は加算器、
４２は桁溢れ検出回路、４３は記憶回路（レジスタ：Ｒ
ｅｇ）であり、通常、加算器４１と桁溢れ検出回路４２
の機能はＡＬＵ（算術／論理演算ユニット）として実現
されている。
示すブロック図である。図４において、４１は加算器、
４２は桁溢れ検出回路、４３は記憶回路（レジスタ：Ｒ
ｅｇ）であり、通常、加算器４１と桁溢れ検出回路４２
の機能はＡＬＵ（算術／論理演算ユニット）として実現
されている。
【０００３】上記加算器４１には、それぞれ２の補数表
現された２つの符号付きの二進数Ｘ、Ｙと桁上げ信号ｃ
とが入力される。この加算器４１は、両入力Ｘ、Ｙの和
Ｚを出力する。桁溢れ検出回路４２には、Ｘ、Ｙ、Ｚそ
れぞれの最上位ビット（ＭＳＢ）信号である信号ａ、
ｂ、ｍが入力される。この桁溢れ検出回路４２は、これ
ら入力信号ａ、ｂ、ｍに基づいて桁溢れ信号ｖを出力す
る。また、記憶回路４３には上記桁溢れ信号ｖと、和Ｚ
の符号を表す信号ｍとが入力され、それぞれこの記憶回
路４３で一時的に記憶される。記憶回路３は桁溢れフラ
グｖ′、符号フラグｍ′を出力し、これらのフラグは次
回以降の処理を実行する際に使用される。
現された２つの符号付きの二進数Ｘ、Ｙと桁上げ信号ｃ
とが入力される。この加算器４１は、両入力Ｘ、Ｙの和
Ｚを出力する。桁溢れ検出回路４２には、Ｘ、Ｙ、Ｚそ
れぞれの最上位ビット（ＭＳＢ）信号である信号ａ、
ｂ、ｍが入力される。この桁溢れ検出回路４２は、これ
ら入力信号ａ、ｂ、ｍに基づいて桁溢れ信号ｖを出力す
る。また、記憶回路４３には上記桁溢れ信号ｖと、和Ｚ
の符号を表す信号ｍとが入力され、それぞれこの記憶回
路４３で一時的に記憶される。記憶回路３は桁溢れフラ
グｖ′、符号フラグｍ′を出力し、これらのフラグは次
回以降の処理を実行する際に使用される。
【０００４】
【発明が解決しようとする課題】上記のように、従来の
プロセッサでは、演算結果の符号を表す符号フラグｍ′
として演算結果Ｚの符号ビットｍがそのまま使用されて
いた。しかし、演算は有限の語長で実行されるため、桁
溢れが生じることがあり、桁溢れが生じると、加算器か
らは正しくない演算結果が出力されるので、記憶回路に
も正しくない符号フラグが記憶されていた。
プロセッサでは、演算結果の符号を表す符号フラグｍ′
として演算結果Ｚの符号ビットｍがそのまま使用されて
いた。しかし、演算は有限の語長で実行されるため、桁
溢れが生じることがあり、桁溢れが生じると、加算器か
らは正しくない演算結果が出力されるので、記憶回路に
も正しくない符号フラグが記憶されていた。
【０００５】こうした状態を回避するため、従来では桁
溢れを検出して桁溢れフラグ信号ｖ′を発生させて、演
算結果が正しくないことを認識させるようにしている。
しかし、このような方法では、以下に述べるような２つ
の問題がある。
溢れを検出して桁溢れフラグ信号ｖ′を発生させて、演
算結果が正しくないことを認識させるようにしている。
しかし、このような方法では、以下に述べるような２つ
の問題がある。
【０００６】第１の問題点は、桁溢れが生じる可能性が
ある演算では、演算を１回実行する毎に桁溢れ検出を実
行しなければならないため、演算量が増加するという点
である。これは、演算結果の符号だけが必要な場合にお
いて顕著となり、桁溢れが生じない場合に比べて、演算
量が約２０％増加する。この場合のアセンブリ言語によ
る記述例は、次のように表される。 ［記述例１］ LOOP1 ： LOAD ACC ,X ；アキュムレータにＸをロード （１） ADD ACC ,Y ；ＸとＹを加算 （１） JUMPV EXIT1 ；桁溢れ検出 （１） LOOP2 ： JUMPM EXIT2 ；符号の検出 （１） JUMP LOOP1 ；繰り返し （２） 上記記述例１において、各記述末尾の括弧中の数字は、
処理に必要なマシンサイクルを表す。この例では、符号
の検出の前に桁溢れ検出の記述が余計に入るので、桁溢
れが生じない場合に比べると、演算量は１００×（１／
５）＝２０％の増加になる。
ある演算では、演算を１回実行する毎に桁溢れ検出を実
行しなければならないため、演算量が増加するという点
である。これは、演算結果の符号だけが必要な場合にお
いて顕著となり、桁溢れが生じない場合に比べて、演算
量が約２０％増加する。この場合のアセンブリ言語によ
る記述例は、次のように表される。 ［記述例１］ LOOP1 ： LOAD ACC ,X ；アキュムレータにＸをロード （１） ADD ACC ,Y ；ＸとＹを加算 （１） JUMPV EXIT1 ；桁溢れ検出 （１） LOOP2 ： JUMPM EXIT2 ；符号の検出 （１） JUMP LOOP1 ；繰り返し （２） 上記記述例１において、各記述末尾の括弧中の数字は、
処理に必要なマシンサイクルを表す。この例では、符号
の検出の前に桁溢れ検出の記述が余計に入るので、桁溢
れが生じない場合に比べると、演算量は１００×（１／
５）＝２０％の増加になる。
【０００７】第２の問題点は、例外処理が複雑な点であ
る。桁溢れ後の演算結果を正しい結果に復元するには、
加算回路からの加算出力Ｚの最上位ビットのさらに上位
ビットに正しい符号ビットを付け足す必要がある。ま
た、復元した結果を所定のビット数に収めるためには、
全体を右に１ビットシフトしなければならない。
る。桁溢れ後の演算結果を正しい結果に復元するには、
加算回路からの加算出力Ｚの最上位ビットのさらに上位
ビットに正しい符号ビットを付け足す必要がある。ま
た、復元した結果を所定のビット数に収めるためには、
全体を右に１ビットシフトしなければならない。
【０００８】従来のプロセッサでは、桁溢れ時の符号フ
ラグｍ′は正しくなく、シフト演算においても、符号フ
ラグを伴うシフトができないため、例外処理に多大な時
間を要していた。すなわち、まず、結果の符号を正しい
値に改めた後、これをシフト可能なフラグ、通常は桁上
げフラグであるが、これに記憶し直し、演算結果と共に
右シフトしていた。この場合のアセンブリ言語による記
述例は、次のように表される。 ［記述例２］ EXIT1 ： LOAD B ,ACC ；演算結果の退避 （１） NOT ACC ；演算結果の反転 （１） SFLC ACC ；符号を桁上げフラグに転送 （１） LOAD ACC ,B ；退避した演算結果のロード （１） SFRC ACC ；結果の復元 （１） JUMP LOOP2 ；終了 （２） 上記記述例２においても、各記述末尾の括弧中の数字
は、処理に必要なマシンサイクルを表す。この記述例２
では合計で７マシンサイクルかかっている。便宜上、記
述例１と共通のラベル名を用いているが、記述例２は一
般的な例であって、記述例１との直接的な相関はない。
ラグｍ′は正しくなく、シフト演算においても、符号フ
ラグを伴うシフトができないため、例外処理に多大な時
間を要していた。すなわち、まず、結果の符号を正しい
値に改めた後、これをシフト可能なフラグ、通常は桁上
げフラグであるが、これに記憶し直し、演算結果と共に
右シフトしていた。この場合のアセンブリ言語による記
述例は、次のように表される。 ［記述例２］ EXIT1 ： LOAD B ,ACC ；演算結果の退避 （１） NOT ACC ；演算結果の反転 （１） SFLC ACC ；符号を桁上げフラグに転送 （１） LOAD ACC ,B ；退避した演算結果のロード （１） SFRC ACC ；結果の復元 （１） JUMP LOOP2 ；終了 （２） 上記記述例２においても、各記述末尾の括弧中の数字
は、処理に必要なマシンサイクルを表す。この記述例２
では合計で７マシンサイクルかかっている。便宜上、記
述例１と共通のラベル名を用いているが、記述例２は一
般的な例であって、記述例１との直接的な相関はない。
【０００９】このように従来では、桁溢れが生じる可能
性がある演算では、演算を１回実行する毎に桁溢れ検出
を実行する必要があるために演算量が増加すると共に例
外処理が複雑となる欠点があった。
性がある演算では、演算を１回実行する毎に桁溢れ検出
を実行する必要があるために演算量が増加すると共に例
外処理が複雑となる欠点があった。
【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、桁溢れが生じた場合で
も演算結果の正しい符号を表す符号フラグを出力するこ
とができるプロセッサを提供することにある。
されたものであり、その目的は、桁溢れが生じた場合で
も演算結果の正しい符号を表す符号フラグを出力するこ
とができるプロセッサを提供することにある。
【００１１】
【課題を解決するための手段】この発明のプロセッサ
は、それぞれ２の補数表現された２つの二進数をどうし
を加算して加算結果を出力すると共に加算結果の桁溢れ
を示す桁溢れ信号を出力する演算手段と、上記桁溢れ信
号に応じて、上記演算手段の加算結果の符号ビットをそ
のままもしくは反転して出力する反転手段と、上記反転
手段の出力を記憶する記憶手段とを具備している。
は、それぞれ２の補数表現された２つの二進数をどうし
を加算して加算結果を出力すると共に加算結果の桁溢れ
を示す桁溢れ信号を出力する演算手段と、上記桁溢れ信
号に応じて、上記演算手段の加算結果の符号ビットをそ
のままもしくは反転して出力する反転手段と、上記反転
手段の出力を記憶する記憶手段とを具備している。
【００１２】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１はこの発明に係るプロセッ
サの内部構成を示すブロック図である。図において、プ
ログラムメモリ１１は予め決められた演算手順をプログ
ラムとして記憶しており、ここから読み出されるプログ
ラムが命令デコーダ（命令解読器：ＤＥＣ）１２によっ
て各種命令にデコードされる。
実施の形態を説明する。図１はこの発明に係るプロセッ
サの内部構成を示すブロック図である。図において、プ
ログラムメモリ１１は予め決められた演算手順をプログ
ラムとして記憶しており、ここから読み出されるプログ
ラムが命令デコーダ（命令解読器：ＤＥＣ）１２によっ
て各種命令にデコードされる。
【００１３】記憶回路（Ｒｅｇ）１３には２の補数表現
された２つの符号付きの二進数Ｘ、Ｙのうち一方の二進
数Ｘが入力される。この記憶回路１３の出力は加算器１
４の一方の入力端子に入力される。
された２つの符号付きの二進数Ｘ、Ｙのうち一方の二進
数Ｘが入力される。この記憶回路１３の出力は加算器１
４の一方の入力端子に入力される。
【００１４】反転回路１５には上記２つの二進数Ｘ、Ｙ
のうち他方の二進数Ｙが入力され、その出力は加算器１
４の他方の入力端子に入力される。なお、反転回路１５
には上記命令デコーダ１２の出力が入力されており、反
転回路１５は、この命令に基づいて、二進数Ｙをそのま
まの状態で出力する、各ビットを反転した状態で出力す
る、あるいは何の信号も出力しないという３つの出力状
態を取り得るように動作が制御される。また、上記加算
器１４の桁上げ入力端子には桁上げ信号ｃが入力され
る。この桁上げ信号ｃは上記命令デコーダ１２から出力
される。
のうち他方の二進数Ｙが入力され、その出力は加算器１
４の他方の入力端子に入力される。なお、反転回路１５
には上記命令デコーダ１２の出力が入力されており、反
転回路１５は、この命令に基づいて、二進数Ｙをそのま
まの状態で出力する、各ビットを反転した状態で出力す
る、あるいは何の信号も出力しないという３つの出力状
態を取り得るように動作が制御される。また、上記加算
器１４の桁上げ入力端子には桁上げ信号ｃが入力され
る。この桁上げ信号ｃは上記命令デコーダ１２から出力
される。
【００１５】上記加算器１４は、上記記憶回路１３の出
力、反転回路１５の出力及び桁上げ信号ｃに基づいて和
Ｚを出力する。この和Ｚはアキュムレータ（ＡＣＣ）１
６に入力される。アキュムレータ１６はこの和Ｚを一時
的に記憶し、またＺ′として出力する。
力、反転回路１５の出力及び桁上げ信号ｃに基づいて和
Ｚを出力する。この和Ｚはアキュムレータ（ＡＣＣ）１
６に入力される。アキュムレータ１６はこの和Ｚを一時
的に記憶し、またＺ′として出力する。
【００１６】桁溢れ検出回路１７には、記憶回路１３の
出力の最上位ビット（ＭＳＢ）信号である信号ａ、反転
回路１５の出力の最上位ビット信号である信号ｂ及び加
算器１４から出力される和Ｚの最上位ビット信号である
信号ｍがそれぞれ入力される。この桁溢れ検出回路１７
はこれら入力信号ａ、ｂ、ｍに基づいて桁溢れ信号ｖを
出力する。なお、従来と同様に、通常、上記加算器１４
と桁溢れ検出回路１７の機能はＡＬＵ（算術／論理演算
ユニット）として実現されている。
出力の最上位ビット（ＭＳＢ）信号である信号ａ、反転
回路１５の出力の最上位ビット信号である信号ｂ及び加
算器１４から出力される和Ｚの最上位ビット信号である
信号ｍがそれぞれ入力される。この桁溢れ検出回路１７
はこれら入力信号ａ、ｂ、ｍに基づいて桁溢れ信号ｖを
出力する。なお、従来と同様に、通常、上記加算器１４
と桁溢れ検出回路１７の機能はＡＬＵ（算術／論理演算
ユニット）として実現されている。
【００１７】上記桁溢れ信号ｖ及び和Ｚの最上位ビット
信号である信号ｍは反転回路１８に入力される。この反
転回路１８は、図示のように排他的論理和回路（Exclus
iveOR）で構成されており、桁溢れ信号ｖが有効、すな
わち桁溢れのときにはｍの反転信号を、桁溢れ信号ｖが
無効、すなわち桁溢れが生じていないときにはｍに等し
い信号を絶対符号ｓとして出力する。そして、上記桁溢
れ信号ｖ及び絶対符号ｓは記憶回路（Ｒｅｇ）１９に入
力される。この記憶回路１９は両入力を一時的に記憶
し、それぞれ桁溢れフラグｖ′、絶対符号フラグｓ′と
して出力する。そして、両フラグｖ′、ｓ′は次回以降
に実行される処理において使用される。
信号である信号ｍは反転回路１８に入力される。この反
転回路１８は、図示のように排他的論理和回路（Exclus
iveOR）で構成されており、桁溢れ信号ｖが有効、すな
わち桁溢れのときにはｍの反転信号を、桁溢れ信号ｖが
無効、すなわち桁溢れが生じていないときにはｍに等し
い信号を絶対符号ｓとして出力する。そして、上記桁溢
れ信号ｖ及び絶対符号ｓは記憶回路（Ｒｅｇ）１９に入
力される。この記憶回路１９は両入力を一時的に記憶
し、それぞれ桁溢れフラグｖ′、絶対符号フラグｓ′と
して出力する。そして、両フラグｖ′、ｓ′は次回以降
に実行される処理において使用される。
【００１８】上記記憶回路１９から出力されるフラグ
ｓ′及びアキュムレータ１６から出力される和Ｚ′はシ
フタ２０に入力される。このシフタ２０は、上記フラグ
ｓ′の状態に応じてシフト処理を行い、シフト後の和
Ｚ″を出力する。
ｓ′及びアキュムレータ１６から出力される和Ｚ′はシ
フタ２０に入力される。このシフタ２０は、上記フラグ
ｓ′の状態に応じてシフト処理を行い、シフト後の和
Ｚ″を出力する。
【００１９】このように構成されたプロセッサにおい
て、例えばＸ＝０１１１（１０進数の＋７）と、Ｙ＝０
１１０（１０進数の＋６）の４ビットからなる２の補数
表現された符号付きの二進数どうしの加算を実行する場
合を考える。このとき、反転回路１４は一方の二進数Ｙ
のそのままの状態で出力し、加算器１５はＸとＹの加算
処理を行う。なお、このときの桁上げ信号ｃは０、すな
わち桁上げなしの状態であると仮定する。この場合の加
算器１５の和Ｚは１１０１（１０進数の−３）となり、
和Ｚの符号を表す最上位ビットｍは１（負）となる。
て、例えばＸ＝０１１１（１０進数の＋７）と、Ｙ＝０
１１０（１０進数の＋６）の４ビットからなる２の補数
表現された符号付きの二進数どうしの加算を実行する場
合を考える。このとき、反転回路１４は一方の二進数Ｙ
のそのままの状態で出力し、加算器１５はＸとＹの加算
処理を行う。なお、このときの桁上げ信号ｃは０、すな
わち桁上げなしの状態であると仮定する。この場合の加
算器１５の和Ｚは１１０１（１０進数の−３）となり、
和Ｚの符号を表す最上位ビットｍは１（負）となる。
【００２０】従来のプロセッサでは、この最上位ビット
ｍが符号フラグとしてそのまま出力されるため、演算結
果が負の値であるとみなされていた。そこで従来では、
桁溢れフラグ信号ｖ′を発生させて演算結果が正しくな
いことを認識させていた。
ｍが符号フラグとしてそのまま出力されるため、演算結
果が負の値であるとみなされていた。そこで従来では、
桁溢れフラグ信号ｖ′を発生させて演算結果が正しくな
いことを認識させていた。
【００２１】これに対して、上記実施の形態によるプロ
セッサでは、桁溢れ検出回路１７の入力信号は、ａ＝
０、ｂ＝０、ｍ＝１であり、この場合の桁溢れ信号ｖは
１であり、桁溢れ信号ｖが有効となるので、反転回路１
８は信号ｍの反転信号を絶対符号ｓとして出力する。す
なわち、この場合、絶対符号ｓは０となり、この符号ｓ
が記憶回路１９で桁溢れ信号ｖと共に記憶され、かつ桁
溢れフラグｖ′＝１、絶対フラグｓ′＝０として出力さ
れる。従って、アキュムレータ１６から出力される和
Ｚ′は正の値と判断される。
セッサでは、桁溢れ検出回路１７の入力信号は、ａ＝
０、ｂ＝０、ｍ＝１であり、この場合の桁溢れ信号ｖは
１であり、桁溢れ信号ｖが有効となるので、反転回路１
８は信号ｍの反転信号を絶対符号ｓとして出力する。す
なわち、この場合、絶対符号ｓは０となり、この符号ｓ
が記憶回路１９で桁溢れ信号ｖと共に記憶され、かつ桁
溢れフラグｖ′＝１、絶対フラグｓ′＝０として出力さ
れる。従って、アキュムレータ１６から出力される和
Ｚ′は正の値と判断される。
【００２２】また、この場合、桁溢れが生じているの
で、シフタ２０では、絶対フラグｓ′が最上位ビットと
して、アキュムレータ１６からの出力Ｚ′がそれ以下の
ビットとしてそれぞれ入力され、この入力信号全体が右
シフトされて、正しい加算結果Ｚ″が復元される。ただ
し、小数点位置は、右シフトにより１ビット右に移動す
る。
で、シフタ２０では、絶対フラグｓ′が最上位ビットと
して、アキュムレータ１６からの出力Ｚ′がそれ以下の
ビットとしてそれぞれ入力され、この入力信号全体が右
シフトされて、正しい加算結果Ｚ″が復元される。ただ
し、小数点位置は、右シフトにより１ビット右に移動す
る。
【００２３】このように上記実施の形態に係るプロセッ
サでは、桁溢れが生じた場合でも、演算結果の正しい符
号を表す符号フラグを出力させることができる。なお、
反転回路１５から二進数Ｙの各ビットを反転した状態で
出力させることにより、二進数ＸとＹの減算を行わせる
ことができる。
サでは、桁溢れが生じた場合でも、演算結果の正しい符
号を表す符号フラグを出力させることができる。なお、
反転回路１５から二進数Ｙの各ビットを反転した状態で
出力させることにより、二進数ＸとＹの減算を行わせる
ことができる。
【００２４】図２は、上記実施の形態のプロセッサで用
いられる桁溢れ検出回路１７の具体的な回路構成例を示
している。この桁溢れ検出回路１７は、前記信号ａ、ｂ
が入力される一致回路（Exclusive NOR ）３１、前記信
号ｂ、ｍが入力される排他的論理和回路（Exclusive O
R）３２及び上記一致回路３１と排他的論理和回路３２
の出力が入力されるＡＮＤ回路３３とから構成されてい
る。
いられる桁溢れ検出回路１７の具体的な回路構成例を示
している。この桁溢れ検出回路１７は、前記信号ａ、ｂ
が入力される一致回路（Exclusive NOR ）３１、前記信
号ｂ、ｍが入力される排他的論理和回路（Exclusive O
R）３２及び上記一致回路３１と排他的論理和回路３２
の出力が入力されるＡＮＤ回路３３とから構成されてい
る。
【００２５】すなわち、この桁溢れ検出回路１７では、
一致回路３１で信号ａ、ｂの一致が検出され、排他的論
理和回路３２で信号ｂ、ｍの不一致が検出され、両状態
が共に検出されたときに桁溢れ信号ｖが１になる。
一致回路３１で信号ａ、ｂの一致が検出され、排他的論
理和回路３２で信号ｂ、ｍの不一致が検出され、両状態
が共に検出されたときに桁溢れ信号ｖが１になる。
【００２６】図３は上記実施の形態のプロセッサで用い
られるシフタ２０の動作例を示している。ここでは前記
アキュムレータ１６からの出力Ｚ′が８ビットの場合に
ついて説明する。いま、和Ｚ′（１０１１１０００）で
あり、桁溢れが生じており、絶対符号フラグｓ′が０で
あるとする。この場合、シフタ２０には絶対符号フラグ
ｓ′と、和Ｚ′の上記８ビットが入力され、シフタ２０
ではこの入力信号を右に１ビットシフトされて、正しい
加算結果Ｚ″（０１０１１１００）が復元される。この
ように絶対符号フラグｓ′と和Ｚ′の上位ビット信号と
からなる入力信号を単に１ビット右にシフトすればよ
く、従来のように結果の符号を正しい値に改めた後、こ
れをシフト可能なフラグに記憶し直す操作が不要とな
り、加算結果の復元処理が簡単になる。
られるシフタ２０の動作例を示している。ここでは前記
アキュムレータ１６からの出力Ｚ′が８ビットの場合に
ついて説明する。いま、和Ｚ′（１０１１１０００）で
あり、桁溢れが生じており、絶対符号フラグｓ′が０で
あるとする。この場合、シフタ２０には絶対符号フラグ
ｓ′と、和Ｚ′の上記８ビットが入力され、シフタ２０
ではこの入力信号を右に１ビットシフトされて、正しい
加算結果Ｚ″（０１０１１１００）が復元される。この
ように絶対符号フラグｓ′と和Ｚ′の上位ビット信号と
からなる入力信号を単に１ビット右にシフトすればよ
く、従来のように結果の符号を正しい値に改めた後、こ
れをシフト可能なフラグに記憶し直す操作が不要とな
り、加算結果の復元処理が簡単になる。
【００２７】
【発明の効果】以上説明したようにこの発明によれば、
桁溢れが生じた場合でも演算結果の正しい符号を表す符
号フラグを出力することができるプロセッサを提供する
ことができる。
桁溢れが生じた場合でも演算結果の正しい符号を表す符
号フラグを出力することができるプロセッサを提供する
ことができる。
【図１】この発明に係るプロセッサの内部構成を示すブ
ロック図。
ロック図。
【図２】上記実施の形態のプロセッサで用いられる桁溢
れ検出回路の具体的な回路構成例を示す回路図。
れ検出回路の具体的な回路構成例を示す回路図。
【図３】上記実施の形態のプロセッサで用いられるシフ
タの動作例を示す図。
タの動作例を示す図。
【図４】従来のプロセッサの内部構成を示すブロック
図。
図。
１１…プログラムメモリ、 １２…命令デコーダ（命令解読器：ＤＥＣ）、 １３…記憶回路（Ｒｅｇ）、 １４…加算器、 １５…反転回路、 １６…アキュムレータ（ＡＣＣ）、 １７…桁溢れ検出回路、 １８…反転回路、 １９…記憶回路（Ｒｅｇ）、 ２０…シフタ、 ３１…一致回路（Exclusive NOR ）、 ３２…排他的論理和回路（Exclusive OR）、 ３３…ＡＮＤ回路。
Claims (6)
- 【請求項１】 それぞれ２の補数表現された２つの二進
数をどうしを加算して加算結果を出力すると共に加算結
果の桁溢れを示す桁溢れ信号を出力する演算手段と、 上記桁溢れ信号に応じて、上記演算手段の加算結果の符
号ビットをそのままもしくは反転して出力する反転手段
と、 上記反転手段の出力を記憶する記憶手段とを具備したこ
とを特徴とするプロセッサ。 - 【請求項２】 前記演算手段は桁上げ信号が入力される
入力端子を有していることを特徴とする請求項１に記載
のプロセッサ。 - 【請求項３】 予め決められた演算手順をプログラムと
して記憶するプログラム記憶手段と、 上記プログラム記憶手段からプログラムを読み出して解
読する解読手段とをさらに具備し、 上記解読手段の解読結果に基づいて前記演算手段の動作
が制御されることを特徴とする請求項１に記載のプロセ
ッサ。 - 【請求項４】 前記演算手段が、 前記２つの二進数どうしを加算する加算器と、 前記２つの二進数それぞれの最上位ビット信号及び上記
加算器の加算出力の最上位ビット信号が入力され、これ
らの信号から前記桁溢れ信号を出力する論理手段とから
構成されていることを特徴とする請求項１に記載のプロ
セッサ。 - 【請求項５】 前記論理手段が、 前記２つの二進数それぞれの最上位ビット信号が同一符
号のときに出力が活性化される第１の論理回路と、 前記２つの二進数のうち一方の最上位ビット信号と前記
加算器の加算結果の最上位ビット信号とが異なる符号の
ときに出力が活性化される第２の論理回路と、 上記第１、第２の論理回路の出力の論理積信号を得る第
３の論理回路とから構成されていることを特徴とする請
求項４に記載のプロセッサ。 - 【請求項６】 前記反転手段の出力が最上位ビットとし
て、前記演算手段の加算結果がそれ以下のビットとして
それぞれ入力され、入力信号全体を右シフトするシフト
手段をさらに具備したことを特徴とする請求項１に記載
のプロセッサ。
Priority Applications (2)
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|---|---|---|---|
| JP8243296A JPH1091395A (ja) | 1996-09-13 | 1996-09-13 | プロセッサ |
| US08/927,210 US5905662A (en) | 1996-09-13 | 1997-09-11 | Digital processing system for binary addition/subtraction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8243296A JPH1091395A (ja) | 1996-09-13 | 1996-09-13 | プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091395A true JPH1091395A (ja) | 1998-04-10 |
Family
ID=17101735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8243296A Pending JPH1091395A (ja) | 1996-09-13 | 1996-09-13 | プロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5905662A (ja) |
| JP (1) | JPH1091395A (ja) |
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- 1996-09-13 JP JP8243296A patent/JPH1091395A/ja active Pending
-
1997
- 1997-09-11 US US08/927,210 patent/US5905662A/en not_active Expired - Fee Related
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