JPS5822457A - 予備系装置試験方式 - Google Patents
予備系装置試験方式Info
- Publication number
- JPS5822457A JPS5822457A JP56121090A JP12109081A JPS5822457A JP S5822457 A JPS5822457 A JP S5822457A JP 56121090 A JP56121090 A JP 56121090A JP 12109081 A JP12109081 A JP 12109081A JP S5822457 A JPS5822457 A JP S5822457A
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- Japan
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- control device
- test
- controller
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は待機予備形式にて構成さｎた処理システムにお
ける予備系装置試験方式に関するものである。
ける予備系装置試験方式に関するものである。
従来の待機予備形式の処理システムにおける予備系装置
の試験方式を第１図について説明する。第１図において
ｌは中央処理装置、２．３は制御装置、４，５．６は冗
長構成がとられていない端末とのインタフェース回路で
ある。該インタフェース回路４〜６は通常多数収容さｎ
ているが図では省略しである。制御装置２．３は二重化
構成となっており、それらの−力が現用系で他力が予備
系となる。インターフェース回路４〜６は、現用系の制
（財）装置２又は３からの制菌情報７又は８によって制
御さｎ、また制御装置２．３は中央処理装置１により制
御される。なお、制−装置２，３が二重化構成となって
いる場合には通常中央処理装置も二重化されているが１
図では二重化したものを中央処理装置１として示した。
の試験方式を第１図について説明する。第１図において
ｌは中央処理装置、２．３は制御装置、４，５．６は冗
長構成がとられていない端末とのインタフェース回路で
ある。該インタフェース回路４〜６は通常多数収容さｎ
ているが図では省略しである。制御装置２．３は二重化
構成となっており、それらの−力が現用系で他力が予備
系となる。インターフェース回路４〜６は、現用系の制
（財）装置２又は３からの制菌情報７又は８によって制
御さｎ、また制御装置２．３は中央処理装置１により制
御される。なお、制−装置２，３が二重化構成となって
いる場合には通常中央処理装置も二重化されているが１
図では二重化したものを中央処理装置１として示した。
通常待機予備形式の処理システムにおける現用系と予備
系の指定方法は次のようになっている。すなわち、制（
財）装置２，３の中にアクトフリップフロツゾ（以下Ａ
ＯＴＦＦと略す）を設け、これが上位の装置により書替
えられる。現用系の制−装置２又は３がセットされ、予
備系の制御装置２又は３がリセットされる。配下の装置
では両系の制御装置２，３と同一のインタフェースをと
るが１両系の制（財）装置２，３のＡＯＴＦＦ情報９．
ｌＯを読取りＡＣＴＦＦ’のセットされている側、つま
り現用系の制（財）装置２又は３からの制御信号を受付
けるようになっている。
系の指定方法は次のようになっている。すなわち、制（
財）装置２，３の中にアクトフリップフロツゾ（以下Ａ
ＯＴＦＦと略す）を設け、これが上位の装置により書替
えられる。現用系の制−装置２又は３がセットされ、予
備系の制御装置２又は３がリセットされる。配下の装置
では両系の制御装置２，３と同一のインタフェースをと
るが１両系の制（財）装置２，３のＡＯＴＦＦ情報９．
ｌＯを読取りＡＣＴＦＦ’のセットされている側、つま
り現用系の制（財）装置２又は３からの制御信号を受付
けるようになっている。
いま第１図で制御装置２が現用系で、制呻装ｆｆ１１３
が°予備系とすると、インタフェース回路４〜６はすべ
て制御装置２からの制（財）情報７により制御される。
が°予備系とすると、インタフェース回路４〜６はすべ
て制御装置２からの制（財）情報７により制御される。
この時中央処理装置１より予備系の制−御装置３を試験
する場合を想定する。制御装置３の配下の装置はすべて
制御装置２の制量下にあるため、制御装置３の試験を行
うＫあたっても、配下装置とのインタフェース部は試験
を行′うことができない。従って１例えば配下装置との
インタフェース部が障害の場合、予備系の制御装置３の
試験を行って正常性を確認しｆＣ後、現用系から予備系
へ切替えると正常に動作しないという場合があり得る。
する場合を想定する。制御装置３の配下の装置はすべて
制御装置２の制量下にあるため、制御装置３の試験を行
うＫあたっても、配下装置とのインタフェース部は試験
を行′うことができない。従って１例えば配下装置との
インタフェース部が障害の場合、予備系の制御装置３の
試験を行って正常性を確認しｆＣ後、現用系から予備系
へ切替えると正常に動作しないという場合があり得る。
本発明は従来のものに見られた上記の如き欠点を除去す
るため、予備系の制御装置を試験端末の接続されたイン
タフェース回路を含めて試験を行うようにしたもので、
その要旨とするところは冗長構成がとられていない端末
とのインタフェース回路を複数個有し、該インタフェー
ス回路を制御する制御装置が二重化され、通常ｒａ３イ
ンタフェース回路のすべてが現用系の制御装置によって
制御される待機予備形式の処理システムにおいて、試験
用の端末が接続されたインタフェース回路のみ予備系の
制（財）装置に接続する手段を有し、予備系の制（財）
装置の試験をインタフェース回路をも含めて実行するこ
とを特徴とする予備系装置試験方式にある。以下本発明
の詳細な説明する。
るため、予備系の制御装置を試験端末の接続されたイン
タフェース回路を含めて試験を行うようにしたもので、
その要旨とするところは冗長構成がとられていない端末
とのインタフェース回路を複数個有し、該インタフェー
ス回路を制御する制御装置が二重化され、通常ｒａ３イ
ンタフェース回路のすべてが現用系の制御装置によって
制御される待機予備形式の処理システムにおいて、試験
用の端末が接続されたインタフェース回路のみ予備系の
制（財）装置に接続する手段を有し、予備系の制（財）
装置の試験をインタフェース回路をも含めて実行するこ
とを特徴とする予備系装置試験方式にある。以下本発明
の詳細な説明する。
第２図は本発明の実施例を示すもので、第１図に示す従
来例と同一構成部分は同一符号をもって表わす。すなわ
ち、ｌは中央処理装置、２゜３は制御装置、４，５．６
は冗長構成がとられていない端末とのインタフェース回
路であり。
来例と同一構成部分は同一符号をもって表わす。すなわ
ち、ｌは中央処理装置、２゜３は制御装置、４，５．６
は冗長構成がとられていない端末とのインタフェース回
路であり。
この実施例ではインタフェース回路６に試験回線が接続
されるものとする。前述の通り制御装置２及び３の中に
はＡＣＴＦＦが存在するが５本発明ではＡＣ！ＴＦＦを
２ビット設け（ＡＣＴＦ’ＦＯとＡＣＴＦＦＩとする。
されるものとする。前述の通り制御装置２及び３の中に
はＡＣＴＦＦが存在するが５本発明ではＡＣ！ＴＦＦを
２ビット設け（ＡＣＴＦ’ＦＯとＡＣＴＦＦＩとする。
ＡＯＴＦＦＯは従来例に述べたＡＣＴＦＦに相当するも
のであり、制御装置が現用系か又は予備系かを指定する
。インタフェース回路４及び５では両系がらのＡＯＴＦ
’ＦＤ情報を示す信号１１及び１２を受け、それが１″
である制御装置２又は３がらの制−情＠７又は８に従っ
て動作オる。−力、インタフェース回路６では両系から
のＡＣｉＴＰＦ１情報を示す信号１３及び１４を受け、
それが”ｌ”である制（２）装ｆｌｚ又は３からの制御
情報７又は８に従って動作する如くなっている。以下具
体的に説明する。
のであり、制御装置が現用系か又は予備系かを指定する
。インタフェース回路４及び５では両系がらのＡＯＴＦ
’ＦＤ情報を示す信号１１及び１２を受け、それが１″
である制御装置２又は３がらの制−情＠７又は８に従っ
て動作オる。−力、インタフェース回路６では両系から
のＡＣｉＴＰＦ１情報を示す信号１３及び１４を受け、
それが”ｌ”である制（２）装ｆｌｚ又は３からの制御
情報７又は８に従って動作する如くなっている。以下具
体的に説明する。
今、制御装置２が現用系、制御装置３が予備系とする。
通常両制御装置２及び３の両ＡｃＴＦ’Ｆが一致し、こ
の場合、信号１１及び１３は“１９゜信号１２及び１４
ｕ“０”であって、インタフェース回路４〜６では制御
装置２からの制御情報７だけを受付けそれに従って動作
する。ここで、予備系の制（財）装置３を試験する時Ａ
ｃＴＦＦ１−の値を書替えて、信号１１を°０”、信号
１２を“ｌ”とする。これにより、インタフェース回路
６は、インタフェース回路４，５と異なり、予備系の制
御装置３からの制（財）情報８に従って動作することＫ
なる。従って、制御装置３を試験する時はインタフェー
ス回路６及び試験端末までも使用して正常性をチェック
することができるのである。
の場合、信号１１及び１３は“１９゜信号１２及び１４
ｕ“０”であって、インタフェース回路４〜６では制御
装置２からの制御情報７だけを受付けそれに従って動作
する。ここで、予備系の制（財）装置３を試験する時Ａ
ｃＴＦＦ１−の値を書替えて、信号１１を°０”、信号
１２を“ｌ”とする。これにより、インタフェース回路
６は、インタフェース回路４，５と異なり、予備系の制
御装置３からの制（財）情報８に従って動作することＫ
なる。従って、制御装置３を試験する時はインタフェー
ス回路６及び試験端末までも使用して正常性をチェック
することができるのである。
この様に、この実施例では、予備系の制御装置を試験す
るに当って、その配下の装置をも含めて試験できるため
、現用系の制御装置とほぼ同じ程度まで機能をチェック
することができる。
るに当って、その配下の装置をも含めて試験できるため
、現用系の制御装置とほぼ同じ程度まで機能をチェック
することができる。
なお、端末までアクセスすることがあるが、これはすべ
て試験回線であって、システムの運用に影響を与えるこ
とはない。
て試験回線であって、システムの運用に影響を与えるこ
とはない。
以上説明した如く本発明によ、れば冗長構成がとられて
いない端末とのインタフェース回路を複数個有し、該イ
ンタフェース回路を制（財）する制御装置が二重化され
１通常は該インタフェース回路のすべてが現用系の制御
装置によって劃−される待機予備形式の処理システムに
おいて。
いない端末とのインタフェース回路を複数個有し、該イ
ンタフェース回路を制（財）する制御装置が二重化され
１通常は該インタフェース回路のすべてが現用系の制御
装置によって劃−される待機予備形式の処理システムに
おいて。
試験用の端末が接続されたインタフェース回路のみ予備
系の制御装置に接続する手段を有し。
系の制御装置に接続する手段を有し。
予備系の制御装置の試験をインタフェース回路をも含め
て実行するので、従来の方式に比べ。
て実行するので、従来の方式に比べ。
試験によって確認できる機能範囲が拡大できるという利
点を有し、多砂の端末を収容する交換機等に応用できる
。
点を有し、多砂の端末を収容する交換機等に応用できる
。
図面は本発明の説明に供するもので、第１図は従来の予
備系装置の試験方式を説明するだめの処理システムの接
続構成図、第２図は本発明の実施例を示す処理システム
の接続構成図である。 ｌ・・・・・・中央処理装置％２，３・・・制（財）装
置。 ４．５．６・・・・・・インタフェース回路、７．８・
・・・・・制（財）情報、１１，１２・・・・・・ＡＯ
ＴＦＦ’Ｏ情報。 １３ 、１４・・・・・・ＡＣＴ Ｆ’Ｆ １情報。 特許出願人 沖電気工業株式会社（他１名）代理人弁理
士 吉 １）精 孝 手続補正書（自発） 昭和５７年５月２８日 特許庁長官 島 １）春 樹 殿 １事件の表示 昭和５６年 特許願 第１２１０９０号２発明の名称 予備系装置試験方式 ３補正をする者 事件との関係 特許出願人 住 所 東京１！港区虎ノ門１丁目７番１２号名 称
（０２９） 沖電気工業株式会社（他１名代表者
三 宅 正 男 ４代 理 人 〒１０５電（０３） ５０８−９８６６
住 所 東京都港区虎ノ門２丁目７番９号第１岡名ビル
「明細書の発明の詳細な説明の欄」 ６補正の内容 （１）明細書の第６頁４行目の「１１」を「１３」と、
同頁５行目の「１２」を「１４」と、それぞれ補正する
。 ）
備系装置の試験方式を説明するだめの処理システムの接
続構成図、第２図は本発明の実施例を示す処理システム
の接続構成図である。 ｌ・・・・・・中央処理装置％２，３・・・制（財）装
置。 ４．５．６・・・・・・インタフェース回路、７．８・
・・・・・制（財）情報、１１，１２・・・・・・ＡＯ
ＴＦＦ’Ｏ情報。 １３ 、１４・・・・・・ＡＣＴ Ｆ’Ｆ １情報。 特許出願人 沖電気工業株式会社（他１名）代理人弁理
士 吉 １）精 孝 手続補正書（自発） 昭和５７年５月２８日 特許庁長官 島 １）春 樹 殿 １事件の表示 昭和５６年 特許願 第１２１０９０号２発明の名称 予備系装置試験方式 ３補正をする者 事件との関係 特許出願人 住 所 東京１！港区虎ノ門１丁目７番１２号名 称
（０２９） 沖電気工業株式会社（他１名代表者
三 宅 正 男 ４代 理 人 〒１０５電（０３） ５０８−９８６６
住 所 東京都港区虎ノ門２丁目７番９号第１岡名ビル
「明細書の発明の詳細な説明の欄」 ６補正の内容 （１）明細書の第６頁４行目の「１１」を「１３」と、
同頁５行目の「１２」を「１４」と、それぞれ補正する
。 ）
Claims (1)
- 冗長構成がとられていない端末とのインタフェース回路
を複数個有し、該インタフェース回路を劃−する制御装
置が二重化され１通常は該インタフェース回路のすべて
が現用系の制（財）装置によって制御される待機予備形
式の処理システムにおいて、試験用の端末が接続された
インタフェース回路のみ予備系の制御装置に接続する手
段を有し、予備系の制御装置の試験をインタフェース回
路をも含めて実行することを特徴とする予備系装置試験
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121090A JPS5822457A (ja) | 1981-08-01 | 1981-08-01 | 予備系装置試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121090A JPS5822457A (ja) | 1981-08-01 | 1981-08-01 | 予備系装置試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5822457A true JPS5822457A (ja) | 1983-02-09 |
Family
ID=14802618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56121090A Pending JPS5822457A (ja) | 1981-08-01 | 1981-08-01 | 予備系装置試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5822457A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51111027A (en) * | 1975-03-26 | 1976-10-01 | Nec Corp | N+1 stand-by test method |
-
1981
- 1981-08-01 JP JP56121090A patent/JPS5822457A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51111027A (en) * | 1975-03-26 | 1976-10-01 | Nec Corp | N+1 stand-by test method |
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