JPS5823745B2 - Ｍｏｓ ガタシユウセキカイロソウチノ セイゾウホウホウ - Google Patents
Ｍｏｓ ガタシユウセキカイロソウチノ セイゾウホウホウInfo
- Publication number
- JPS5823745B2 JPS5823745B2 JP49119079A JP11907974A JPS5823745B2 JP S5823745 B2 JPS5823745 B2 JP S5823745B2 JP 49119079 A JP49119079 A JP 49119079A JP 11907974 A JP11907974 A JP 11907974A JP S5823745 B2 JPS5823745 B2 JP S5823745B2
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- JP
- Japan
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- film
- silicon
- electrode wiring
- polycrystalline silicon
- insulating film
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- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
本発明はＭＯ８型集積回路装置の製造方法に関し、高密
度で製造歩留りの高いＭＯ８型集積回路装置を提供する
ことを目的とするものである。
度で製造歩留りの高いＭＯ８型集積回路装置を提供する
ことを目的とするものである。
第１図に従来のＭＯ８型集積回路の製造方法を示す。
まず一方の導電型を有するシリコン半導体基体１１の主
平面上に島状にシリコン窒化膜１２を形成しａ１シリコ
ン半導体基体１１のシリコン窒化膜１２で覆われていな
い部分１３を選択的に酸化せしめシリコン酸化膜１４と
し、上記シリコン窒化膜１２を除去するす。
平面上に島状にシリコン窒化膜１２を形成しａ１シリコ
ン半導体基体１１のシリコン窒化膜１２で覆われていな
い部分１３を選択的に酸化せしめシリコン酸化膜１４と
し、上記シリコン窒化膜１２を除去するす。
次に、シリコン半導体基体１１と反対導伝型の不純物を
含む多結晶シリコン膜１５ 、１５’を島状に形成しｃ
０上記多結晶シリコン膜１５．１５’Ａびシリコン半導
体基体１１の表面を全面酸化せしめてシリコン酸化膜１
６を形成するとともに、多結晶シリコン膜１５を不純物
拡散源としてＭＯＳ）ランジスタの゛イース、ドレイン
領域１７を形成するｄ。
含む多結晶シリコン膜１５ 、１５’を島状に形成しｃ
０上記多結晶シリコン膜１５．１５’Ａびシリコン半導
体基体１１の表面を全面酸化せしめてシリコン酸化膜１
６を形成するとともに、多結晶シリコン膜１５を不純物
拡散源としてＭＯＳ）ランジスタの゛イース、ドレイン
領域１７を形成するｄ。
シリコン酸化膜１６を選択的にエツチング除去して配線
金属１９と配線層となる多結晶シリコン膜１５ 、１５
’とを接続するためのコンタクト孔１８を形成し、所定
の配線金属１９を形成するｅ。
金属１９と配線層となる多結晶シリコン膜１５ 、１５
’とを接続するためのコンタクト孔１８を形成し、所定
の配線金属１９を形成するｅ。
第１図の製造方法においてはソース、ドレイン領域１７
？のコンタクトを兼ねる多結晶シリコン膜１５、及び第
１層目の配線として使われる多結晶シリコン膜１５ｂ相
互の絶縁は集積回路製造上の写真彫刻技術によって制限
される第１図ｄに示す間隔２０によってなされており、
通常５μ以上必要である。
？のコンタクトを兼ねる多結晶シリコン膜１５、及び第
１層目の配線として使われる多結晶シリコン膜１５ｂ相
互の絶縁は集積回路製造上の写真彫刻技術によって制限
される第１図ｄに示す間隔２０によってなされており、
通常５μ以上必要である。
従って大規模なＭＯ３型集積回路にオイテはチップ面積
が大となるとともに製造コストが高くなった。
が大となるとともに製造コストが高くなった。
又、第１図ｅよりも明らかなように配線金属１９は凹凸
の大きい断面を横断して配線されるので、断線が生じ易
く、ＭＯ８型集積回路の製造歩留りの点において大きな
問題となった。
の大きい断面を横断して配線されるので、断線が生じ易
く、ＭＯ８型集積回路の製造歩留りの点において大きな
問題となった。
そこで、本発明はＭＯ８型集積回路の高集積密度化を実
現し、さらに金属配線の断線を防止するため集積回路の
表面の凹凸を小さくするとともに、ＭＯ８型集積回路の
製造歩留り向上及び製造コストの低減を図るものである
。
現し、さらに金属配線の断線を防止するため集積回路の
表面の凹凸を小さくするとともに、ＭＯ８型集積回路の
製造歩留り向上及び製造コストの低減を図るものである
。
以下本発明の一実施例を図面とともに説明する。
第２図に本発明によるＭＯ８型集積回路の製造方法の一
実施例を示す。
実施例を示す。
一方の導電型を有するシリコン半導体基体２１の主平面
上に島状にシリコン窒化膜２２を形成しＡ１シリコン半
導体基体２１のシリコン窒化膜２２で覆われていない部
分２３を選択的に酸化せしめシリコン酸化膜２４とし、
上記シリコン窒化膜２２を除去する８０次に、２リコン
半導体基体２１と反対導伝型不純物を含む多結晶シリコ
ン膜２５、シリコン窒化膜２６及びアルミナ膜２７から
なる３層膜を形成しＣ１化学的エツチング法又は物理的
エツチング法を用いて島状領域２８．２９を形成するＤ
ｏここで島状領域２８直下の基体２１にはＭＯＳトラン
ジスタのソース、ドレイン領域が形成され、島状領域２
９の多結晶シリコン膜２５の部分は第１層の配線として
使用される。
上に島状にシリコン窒化膜２２を形成しＡ１シリコン半
導体基体２１のシリコン窒化膜２２で覆われていない部
分２３を選択的に酸化せしめシリコン酸化膜２４とし、
上記シリコン窒化膜２２を除去する８０次に、２リコン
半導体基体２１と反対導伝型不純物を含む多結晶シリコ
ン膜２５、シリコン窒化膜２６及びアルミナ膜２７から
なる３層膜を形成しＣ１化学的エツチング法又は物理的
エツチング法を用いて島状領域２８．２９を形成するＤ
ｏここで島状領域２８直下の基体２１にはＭＯＳトラン
ジスタのソース、ドレイン領域が形成され、島状領域２
９の多結晶シリコン膜２５の部分は第１層の配線として
使用される。
次にシリコン半導体基体２１及び多結晶シリコン膜２５
の露出している部分を加熱酸化法を用いて酸化し、シリ
コン酸化膜３０を形成するとともに、多結晶シリコン膜
２５とシリコン半導体基体２１の接している部分に多結
晶シリコン膜２５に含まれている不純物を拡散せしめＭ
ＯＳトランジスタのソース、ドレイン領域３１を形成す
るＥｏその後、第２の多結晶シリコン膜３２．３３を蒸
着法によって全面に設置するが、図のようにこの多結晶
シリコン膜は側面３４に被着しないか、又は被着しても
極く薄い膜厚になるＦｏ こうしたのち、シリコン窒化膜２６及びシリコン酸化膜
３０を侵さないアルミナ膜２７のエツチング液（例えば
苛性ソーダ）でアルミナ膜２７を除去すると、そのアル
ミナ膜２７の上に形成された第２の多結晶シリコン膜３
２が除去される。
の露出している部分を加熱酸化法を用いて酸化し、シリ
コン酸化膜３０を形成するとともに、多結晶シリコン膜
２５とシリコン半導体基体２１の接している部分に多結
晶シリコン膜２５に含まれている不純物を拡散せしめＭ
ＯＳトランジスタのソース、ドレイン領域３１を形成す
るＥｏその後、第２の多結晶シリコン膜３２．３３を蒸
着法によって全面に設置するが、図のようにこの多結晶
シリコン膜は側面３４に被着しないか、又は被着しても
極く薄い膜厚になるＦｏ こうしたのち、シリコン窒化膜２６及びシリコン酸化膜
３０を侵さないアルミナ膜２７のエツチング液（例えば
苛性ソーダ）でアルミナ膜２７を除去すると、そのアル
ミナ膜２７の上に形成された第２の多結晶シリコン膜３
２が除去される。
更に、除去されずに残った第２の多結晶シリコン膜３３
を加熱酸化法を用いて酸化し、シリコン酸化膜３４を形
成するＧ。
を加熱酸化法を用いて酸化し、シリコン酸化膜３４を形
成するＧ。
この状態でＧに示す如く、シリコン窒化膜２６とシリコ
ン酸化膜３４とが交互に配置された凹凸のない平滑な面
が形成され、夫々の酸化膜２６．３４の下に多結晶シリ
コン膜２５．３３で形成されたソース、ドレイン領域と
配線に用いられる領域が形成される。
ン酸化膜３４とが交互に配置された凹凸のない平滑な面
が形成され、夫々の酸化膜２６．３４の下に多結晶シリ
コン膜２５．３３で形成されたソース、ドレイン領域と
配線に用いられる領域が形成される。
その後、上記のシリコン窒化膜２６とシリコン酸化膜３
３を選択的に相互に侵さないようなエツチング液（例え
ばシリコン窒化膜２６に対しては熱リン酸、シリコン酸
化膜３４に対してはフッ酸）でエツチング除去すれば、
自己整合的にコンタクト孔３５が形成される。
３を選択的に相互に侵さないようなエツチング液（例え
ばシリコン窒化膜２６に対しては熱リン酸、シリコン酸
化膜３４に対してはフッ酸）でエツチング除去すれば、
自己整合的にコンタクト孔３５が形成される。
すなわち酸化膜３４１．窒化膜２６の巾にてコンタクト
窓が決定されこのエツチングに用いるフォトレジストに
よらない。
窓が決定されこのエツチングに用いるフォトレジストに
よらない。
次に金属膜３６を選択的に配線せしめてＭＯＳ型集積回
路装置が完成するＨｏ 第２図Ｉは完成断面図Ｒの上面図で、■はＨのｎ−ｍｍ
切断線を示し、Ｈと同一のものには同一番号を付してい
る。
路装置が完成するＨｏ 第２図Ｉは完成断面図Ｒの上面図で、■はＨのｎ−ｍｍ
切断線を示し、Ｈと同一のものには同一番号を付してい
る。
第２図Ｉにおいて、囚の部分はシリコン酸化膜３４又は
シリコン窒化膜２６に形成した金属膜３６と多結晶シリ
コン膜２５あるいは３１とのコンタクト孔３５を示す。
シリコン窒化膜２６に形成した金属膜３６と多結晶シリ
コン膜２５あるいは３１とのコンタクト孔３５を示す。
４０〜４３はＭＯＳトランジスタ形成領域を示す。
本発明は第２図の説明に用いた材料に限られることなく
、例えば、多結晶シリコン膜２５ 、３３の代りに不純
物を含むＷ、Ｔａ、Ｍｏ、Ｔｉ等の高融点金属膜を形成
し、加熱シリコン酸化膜３０．３４の代りに陽極酸化法
によって上記金属膜の表面に絶縁膜を形成してもよい。
、例えば、多結晶シリコン膜２５ 、３３の代りに不純
物を含むＷ、Ｔａ、Ｍｏ、Ｔｉ等の高融点金属膜を形成
し、加熱シリコン酸化膜３０．３４の代りに陽極酸化法
によって上記金属膜の表面に絶縁膜を形成してもよい。
又、アルミナ膜２７に代って、Ｗ２ＭＯ等の高融点金属
を用いることも可能である。
を用いることも可能である。
又、第２図においてはＭＯＳ ）ランジスタのソース、
ドレイン領域３１の形成に、不純物を含む多結晶シリコ
ン膜２５を用いたが、Ｍｏ 、Ｗ＋ＴｉｔＡｕ、ＡＡ等
の金属膜−シリコン半導体基体間のショットキ、バリヤ
・ダイオードを形成して、ＭＯＳトランジスタのソース
、ドレインとすることも可能である。
ドレイン領域３１の形成に、不純物を含む多結晶シリコ
ン膜２５を用いたが、Ｍｏ 、Ｗ＋ＴｉｔＡｕ、ＡＡ等
の金属膜−シリコン半導体基体間のショットキ、バリヤ
・ダイオードを形成して、ＭＯＳトランジスタのソース
、ドレインとすることも可能である。
本発明を用いれば、第２図■からも明らかな如く、シリ
コン半導体基体の主平面上の大部分がＭＯＳ）ランジス
タ又は配線領域として利用されておりチップ面積が有効
利用される。
コン半導体基体の主平面上の大部分がＭＯＳ）ランジス
タ又は配線領域として利用されておりチップ面積が有効
利用される。
又、多結晶シリコン膜同士の絶縁は極めて薄い（１００
０人〜５０００人）シリコン酸化膜でなされており、従
来の５μに比べて著るしく高密度化することができる。
０人〜５０００人）シリコン酸化膜でなされており、従
来の５μに比べて著るしく高密度化することができる。
又、第２図Ｈからも明らかな如く、配線に用いる金属膜
は凹凸のない面上に形成されるので従来に存在する凹凸
部での金属膜の断線がないため製造歩留りが向上し、上
述したチップ面積の減少とあいまって製造コストの大巾
低減が可能である。
は凹凸のない面上に形成されるので従来に存在する凹凸
部での金属膜の断線がないため製造歩留りが向上し、上
述したチップ面積の減少とあいまって製造コストの大巾
低減が可能である。
第１図ａ−ｅは従来のＭＯＳ型集積回路装置の製造の工
程断面図、第２図Ａ−Ｈは本発明の一実施例にかかるＭ
ＯＳ型半導体装置の製造工程断面図、第２図■は完成さ
れた装置の要部平面構造図であって上記Ｈはｎ−ｍＶ断
面図である。 ２１・・・・・・シリコン半導体基体、２４．３０・３
４・・・・・・シリコン酸化膜、２６・・・・・・シリ
コン窒化膜、２５，３２，３３・・・・・・多結晶シリ
コン膜、２７・・・・・・アルミナ膜、３６・・・・・
・金属膜。
程断面図、第２図Ａ−Ｈは本発明の一実施例にかかるＭ
ＯＳ型半導体装置の製造工程断面図、第２図■は完成さ
れた装置の要部平面構造図であって上記Ｈはｎ−ｍＶ断
面図である。 ２１・・・・・・シリコン半導体基体、２４．３０・３
４・・・・・・シリコン酸化膜、２６・・・・・・シリ
コン窒化膜、２５，３２，３３・・・・・・多結晶シリ
コン膜、２７・・・・・・アルミナ膜、３６・・・・・
・金属膜。
Claims (1)
- １ シリコン半導体基体の一生面上に第１の電極配線、
第１の絶縁膜及びリフトオフ層を共にパターンニングし
、露出した前記基体及び前記第１の電極配線側面を酸化
して第２の絶縁膜を形成する工程と、第２の電極配線と
なる層を全面に形成し、前記リフトオフ層を用いて前記
第２の電極配線となる層を選択的にリフトオフし、第２
の電極配線を前記第１の電極配線に隣接して形成する工
程と、前記第２の電極配線を酸化することにより前記第
１の絶縁膜とエツチング選択性のある第３の絶縁膜を前
記第２の電極配線上に形成する工程と、前記第１．第３
の絶縁膜のエツチング選択性を用いて前記第１、第２の
電極配線に自己整合的にコンタクトホールを形成する工
程とを備えたことを特徴とするＭＯ８型集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49119079A JPS5823745B2 (ja) | 1974-10-14 | 1974-10-14 | Ｍｏｓ ガタシユウセキカイロソウチノ セイゾウホウホウ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49119079A JPS5823745B2 (ja) | 1974-10-14 | 1974-10-14 | Ｍｏｓ ガタシユウセキカイロソウチノ セイゾウホウホウ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5144486A JPS5144486A (en) | 1976-04-16 |
| JPS5823745B2 true JPS5823745B2 (ja) | 1983-05-17 |
Family
ID=14752345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49119079A Expired JPS5823745B2 (ja) | 1974-10-14 | 1974-10-14 | Ｍｏｓ ガタシユウセキカイロソウチノ セイゾウホウホウ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5823745B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176769A (en) * | 1981-04-21 | 1982-10-30 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and manufacture thereof |
| JPH07120705B2 (ja) * | 1987-11-17 | 1995-12-20 | 三菱電機株式会社 | 素子間分離領域を有する半導体装置の製造方法 |
| JP2571585B2 (ja) * | 1987-12-10 | 1997-01-16 | 株式会社神戸製鋼所 | 加工用溶融亜鉛めっき鋼板の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5519056B2 (ja) * | 1972-01-17 | 1980-05-23 |
-
1974
- 1974-10-14 JP JP49119079A patent/JPS5823745B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5144486A (en) | 1976-04-16 |
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