JPH0216019B2 - - Google Patents

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JPH0216019B2
JPH0216019B2 JP55124264A JP12426480A JPH0216019B2 JP H0216019 B2 JPH0216019 B2 JP H0216019B2 JP 55124264 A JP55124264 A JP 55124264A JP 12426480 A JP12426480 A JP 12426480A JP H0216019 B2 JPH0216019 B2 JP H0216019B2
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JP
Japan
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gate
polysilicon
substrate
film
diffusion layer
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JP55124264A
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English (en)
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JPS5748270A (en
Inventor
Shoichi Komatsu
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Priority to NLAANVRAGE8103565,A priority patent/NL188606C/xx
Priority to GB8123805A priority patent/GB2083698B/en
Priority to FR8116853A priority patent/FR2490011B1/fr
Priority to DE19813135103 priority patent/DE3135103A1/de
Publication of JPS5748270A publication Critical patent/JPS5748270A/ja
Publication of JPH0216019B2 publication Critical patent/JPH0216019B2/ja
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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    • H10P32/30—Diffusion for doping of conductive or resistive layers
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関するもので
あり、特にMOS・ICの製造方法に関するもので
ある。
多結晶シリコン（以下ポリシリコンと称す。）
をゲート材料に用いた、いわゆるシリコンゲート
MOS・ICにおいて、従来はゲートポリシリコン
３と基板拡散層１（ソース、ドレイン）とのコン
タクトをとるためには、第２図のごとくゲートポ
リシリコン３上及び基板１１上の第２フイールド
膜であるCVD酸化膜４にコンタクトホール窓開
けを行ない、この両者間をAl膜５によつてつな
ぐことにより電気的な接続をとる方法が一般的に
用いられて来た。しかしこの構造はポリシリコ
ン、コンタクトホール、Al配線等のフオトエツ
チング時のズレ等を考慮に入れると、比較的広い
面積を必要とし、MOS・ICの集積度を上げるた
めの大きなネツクになつていた。
本発明はかかる不都合さを解消し、MOS・IC
の集積度を上げるため、ICの構造及び製造工程
に新たなる手段を適用したものである。第１図に
本発明による実施例を示す半導体装置の構造及び
製造工程を説明するための要部断面図を示した。
ａはゲートポリシリコン３のパターン形成、ゲー
ト絶縁膜２のエツチング、不純物拡散により基板
拡散層１の形成が終了した段階の断面図である。
ここまでの製造工程は従来の工程と同一である。
この段階でゲートポリシリコンの下のゲート絶縁
膜がある程度アンダーカツトされる。この後
CVD・SiO2膜６の成長を行ない更にゲートポリ
シリコン３と基板拡散層１との電気的接続をとり
たい部分のCVD・SiO2膜６をフオトエツチング
によりエツチングし除去するｂ。この後全面にう
すい第２ポリシリコン膜７の成長を行なうｃ。こ
の第２ポリシリコン膜７の膜厚は500〜1500Å程
度でよい。この後上記第２ポリシリコン膜７を
CF4プラズマ等で除去するか、または熱酸化、陽
極酸化によりシリコン酸化膜にかえてしまうｄ。
この段階で第１図ｄに示したごとく、ゲートポリ
シリコン３の端部のアンダーカツトされた部分に
のみ第２ポリシリコン膜７が残り、ゲートポリシ
リコン３と基板拡散層１との間を橋渡しする。こ
の後適当な温度（900〜1000℃）に熱処理を加え
ることにより、上記橋渡ししているポリシリコン
にゲートポリシリコン３、基板拡散層１双方から
不純物が拡散されゲートポリシリコン３−基板拡
散層１間は完全なオーミツクコンタクトがとれる
ようになる。この後層間絶縁膜１２を成形しｅ、
これ以後のコンタクトフオトエツチング、Al蒸
着、Alフオトエツチング等の工程は従来と同様
である。
ゲートポリシリコン３と基板拡散層１との間を
第２ポリシリコンで橋渡しする方法は上記のごと
き製造方式以外にもいくつかのバリエーシヨンが
考えられ、たとえばゲート酸化膜をエツチングし
たのち、直ちに第２ポリシリコンを成長させ、不
純物拡散を行ななつたのち（通常の不純物拡散を
行なうと、第２ポリシリコンを通して基板にも拡
散される。）ゲートと基板間のコンタクトをとり
たくない部分のみ適度にポリシリコンのエツチン
グを行ない、橋渡ししている第２ポリシリコンを
取り除く方法や、ポリシリコンのパターン形成
後、ゲートと基板とのコンタクトをとりたい部分
のみゲート酸化膜をフオトエツチングで除去して
から第２ポリシリコン成長を行ない、その後第２
ポリシリコンを除去し、ゲートポリシリコンの端
部のアンダーカツトされた所に第２ポリシリコン
を残す方法等も適用出来る。
以上説明したごとく、本発明を適用すると、ゲ
ートポリシリコンと基板との電気的接合（コンタ
クト）が実質的な面積ゼロでとれるようになり、
このためICの集積度を著しく向上させることが
可能となつた。
【図面の簡単な説明】
第１図ａ〜ｅは、本発明の実施例を示す半導体
装置の主要断面図、第２図は、従来の半導体装置
を示す主要断面図。 １……基板拡散層、２……ゲート絶縁膜、３…
…ゲートポリシリコン、４……第２フイールド
膜、５……Al膜、６……CVD・SiO2膜、７……
第２ポリシリコン膜、８……橋渡しポリシリコ
ン、９……絶縁膜、１０……第１フイールド膜、
１１……基板（シリコン）、１２……層間絶縁膜。

Claims (1)

    【特許請求の範囲】
  1. １ 基板上にアンダーカツト部を有するゲート絶
    縁膜及び前記ゲート絶縁膜上にゲートを形成する
    工程、前記ゲートの横の前記基板中にソース、ド
    レイン等の基板拡散層を形成する工程、前記基板
    と前記ゲートとの間の前記ゲート絶縁膜に形成さ
    れた前記アンダーカツト部を含み、前記基板上に
    多結晶シリコンを形成する工程、前記アンダーカ
    ツト部に形成された前記基板拡散層と前記ゲート
    との導通をとる前記多結晶シリコンを残し、他の
    不要の前記多結晶シリコンをエツチング除去する
    工程を具備することを特徴とする半導体装置の製
    造方法。
JP55124264A 1980-09-08 1980-09-08 Semiconductor device Granted JPS5748270A (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP55124264A JPS5748270A (en) 1980-09-08 1980-09-08 Semiconductor device
NLAANVRAGE8103565,A NL188606C (nl) 1980-09-08 1981-07-28 Werkwijze voor het vervaardigen van een veldeffecttransistor met geisoleerde poort.
GB8123805A GB2083698B (en) 1980-09-08 1981-08-04 Semiconductor device
FR8116853A FR2490011B1 (fr) 1980-09-08 1981-09-04 Dispositif semi-conducteur
DE19813135103 DE3135103A1 (de) 1980-09-08 1981-09-04 Halbleiterbauelement

Applications Claiming Priority (1)

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JP55124264A JPS5748270A (en) 1980-09-08 1980-09-08 Semiconductor device

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JP29598286A Division JPS62142335A (ja) 1986-12-12 1986-12-12 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS5748270A JPS5748270A (en) 1982-03-19
JPH0216019B2 true JPH0216019B2 (ja) 1990-04-13

Family

ID=14881022

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JP (1) JPS5748270A (ja)
DE (1) DE3135103A1 (ja)
FR (1) FR2490011B1 (ja)
GB (1) GB2083698B (ja)
NL (1) NL188606C (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04194693A (ja) * 1990-11-28 1992-07-14 Mitsui Eng & Shipbuild Co Ltd 道路空洞探査レーダシステム

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS583380B2 (ja) * 1977-03-04 1983-01-21 株式会社日立製作所 半導体装置とその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04194693A (ja) * 1990-11-28 1992-07-14 Mitsui Eng & Shipbuild Co Ltd 道路空洞探査レーダシステム

Also Published As

Publication number Publication date
NL8103565A (nl) 1982-04-01
FR2490011B1 (fr) 1985-09-27
JPS5748270A (en) 1982-03-19
NL188606B (nl) 1992-03-02
DE3135103C2 (ja) 1988-07-14
DE3135103A1 (de) 1982-05-06
FR2490011A1 (fr) 1982-03-12
GB2083698B (en) 1984-10-31
NL188606C (nl) 1992-08-03
GB2083698A (en) 1982-03-24

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