JPS5824019B2 - 電子回路装置の製造方法 - Google Patents
電子回路装置の製造方法Info
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- JPS5824019B2 JPS5824019B2 JP54076131A JP7613179A JPS5824019B2 JP S5824019 B2 JPS5824019 B2 JP S5824019B2 JP 54076131 A JP54076131 A JP 54076131A JP 7613179 A JP7613179 A JP 7613179A JP S5824019 B2 JPS5824019 B2 JP S5824019B2
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- Japan
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- resin film
- photoresist
- adhesive layer
- electronic circuit
- electronic component
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/099—Connecting interconnections to insulating or insulated package substrates, interposers or redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
- H10W74/142—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations exposing the passive side of the semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は高密度且つ薄型に電子部品を実装した電子回路
装置に関するものであり、リフトオフ法により導体配線
を形成することにより、生産性を向上させコストの安い
電子回路実装体を提供するものである。
装置に関するものであり、リフトオフ法により導体配線
を形成することにより、生産性を向上させコストの安い
電子回路実装体を提供するものである。
高密度な電子回路実装体の製造方法の一例を第１図と共
に説明する。
に説明する。
まず最初に（ａ）に示すように、金属枠体１に接着層２
を有したポリイミド等の薄い樹脂フィルム３を固着する
。
を有したポリイミド等の薄い樹脂フィルム３を固着する
。
次に（ｂ）に示す如く、フォトレジスト４をマスクに用
いてケミカルエツチング行い、樹脂フィルム３に孔５を
形成する。
いてケミカルエツチング行い、樹脂フィルム３に孔５を
形成する。
次に（ｃ）に示す如くフォトレジスト４を除去した後、
ＬＳＩチップ６を電極７と貫通孔５を一致させて接着層
２に固着し、チップ６の電極７上の接着層２を除去する
。
ＬＳＩチップ６を電極７と貫通孔５を一致させて接着層
２に固着し、チップ６の電極７上の接着層２を除去する
。
次に（ｄ）に示す如く、金属層８を蒸着等により形成す
る。
る。
次に（ｅ）に示す如く、後に導体配線となる金属層８上
に、フォトレジスト４を形成する。
に、フォトレジスト４を形成する。
最後に（ｆ）に示ス如く、フォトレジスト４をマスクに
用い、不要部の金属層８をケミカルエツチングにより除
去し微細な導体配線９を形成し、フォトレジスト４を除
去したものである。
用い、不要部の金属層８をケミカルエツチングにより除
去し微細な導体配線９を形成し、フォトレジスト４を除
去したものである。
前記方法では、導体配線の形成を、フォトレジストをマ
スクに用いたケミカルエツチング法で行っている為、次
のような欠点がある。
スクに用いたケミカルエツチング法で行っている為、次
のような欠点がある。
〔１〕通常、ＩＣ，ＬＳＩの電極は、Ａ［である為、微
細で高密度な導体配線形成時のマスクズレ及びＩＣ、Ｌ
ＳＩチップの電極上のフォトレジストにピンホールが発
生した場合、金属層のケミカルエツチング時に、Ａｌが
エツチングされ電気的導通不良が発生し１歩留りの低下
になると共に、信頼性も低い。
細で高密度な導体配線形成時のマスクズレ及びＩＣ、Ｌ
ＳＩチップの電極上のフォトレジストにピンホールが発
生した場合、金属層のケミカルエツチング時に、Ａｌが
エツチングされ電気的導通不良が発生し１歩留りの低下
になると共に、信頼性も低い。
〔２〕また、歩留り向上を図る為には精度の高いマスク
合わせが必要になり、作業性が非常に悪い。
合わせが必要になり、作業性が非常に悪い。
また、ｉｃ、ＬＳＩの電極に対して、導体配線の重なり
一部分を大きくとる必要がある為、導体配線密度が低く
なり、設計の余裕度が小さい。
一部分を大きくとる必要がある為、導体配線密度が低く
なり、設計の余裕度が小さい。
また、金属層のケミカルエツチングを行わずに導体配線
を形成する方法として、リフトオフ法があるが、フォト
レジストを非常に厚くする必要がある為、微細な配線形
成は困難であった。
を形成する方法として、リフトオフ法があるが、フォト
レジストを非常に厚くする必要がある為、微細な配線形
成は困難であった。
本発明はフォトレジストのリフトオフ法を確実に行わせ
る方法を用い、微細な配線の形成を容易に行う方法を得
るものである。
る方法を用い、微細な配線の形成を容易に行う方法を得
るものである。
本発明による実施例を第２図と共に説明する。
１まず第２図ａに示す如＜、Ｎｔ）鉄Ｎｉ等よりる金属
枠体１１に、接着層１２を有したポリイミド等の樹脂フ
ィルム１３を固着する。
枠体１１に、接着層１２を有したポリイミド等の樹脂フ
ィルム１３を固着する。
ここで、各科の厚みは金属枠体・・・・・・１００μ〜
５００μ、接着層・・・・・・２．５〜ｌＯμ、樹脂フ
ィルム・・・・・・１２．５〜２５μ程度の適めて薄い
構成である。
５００μ、接着層・・・・・・２．５〜ｌＯμ、樹脂フ
ィルム・・・・・・１２．５〜２５μ程度の適めて薄い
構成である。
ここで。接着層１２にＦＥＰを用いた場合、その融点が
２８０℃である為、２８０°Ｃ〜３５０℃に加熱し、加
圧することにより接着強度を強くすることができる。
２８０℃である為、２８０°Ｃ〜３５０℃に加熱し、加
圧することにより接着強度を強くすることができる。
次に、ｂに示す如く、フォトエツチング技術により、フ
ォトレジストパターン１４を形成した後。
ォトレジストパターン１４を形成した後。
ケミカルエツチングにより樹脂フィルム１３に選択的に
孔１５を形成する。
孔１５を形成する。
ここで、樹脂フィルム１３にポリイミドを用いた場合、
５０％のＮａＯＨ溶液を用いて、エツチングすることに
より、３０゜〜４５°のテーパーを有する孔１５を得る
ことができる。
５０％のＮａＯＨ溶液を用いて、エツチングすることに
より、３０゜〜４５°のテーパーを有する孔１５を得る
ことができる。
孔１５の大きさは、ＬＳＩ等の電極の大きさにより決定
されるが１通常３０〜１００μ程度である。
されるが１通常３０〜１００μ程度である。
次に、Ｃに示す如＜、ＬＳＩチップ１６を、電極１７と
孔１５を一致させて、接着層１２により樹脂フィルム１
３に固着する。
孔１５を一致させて、接着層１２により樹脂フィルム１
３に固着する。
ここで、金属枠体固着時と同様、２８０℃〜３５０℃に
加熱し、加圧することにより、接着強度の強いものが得
られる。
加熱し、加圧することにより、接着強度の強いものが得
られる。
次に、ｄに示す如く、後に形成する導体配線の領域以外
の樹脂フィルム１３上に、フォトレジストパターン１４
′を形成する。
の樹脂フィルム１３上に、フォトレジストパターン１４
′を形成する。
次に、ｅに示す如＜、ＬＳ１１６（ナツプ）の電極上及
び後に、外部リードとなる、金属枠体１１の一部上の接
着層１２（孔１５の底にある接着層）を除去する。
び後に、外部リードとなる、金属枠体１１の一部上の接
着層１２（孔１５の底にある接着層）を除去する。
ここで、接着層１２にＦＥＰを用いた場合、０□ガスあ
るいはＮ２ガス等によるプラズマエツチングにより除去
する。
るいはＮ２ガス等によるプラズマエツチングにより除去
する。
この工程ではレジストパターン１４′、接着層１２．フ
ィルム１３もエツチングが進行する。
ィルム１３もエツチングが進行する。
ここで、樹脂フィルム１３がポリイミド、接着層１２が
ＦＥＰの場合、プラズマエツチング条件を適当に選ぶこ
とにより、フォトレジスト１４′のエツチングレートよ
り、ポリイミド、ＦＥＰのエツチングレートを早くする
ことができる。
ＦＥＰの場合、プラズマエツチング条件を適当に選ぶこ
とにより、フォトレジスト１４′のエツチングレートよ
り、ポリイミド、ＦＥＰのエツチングレートを早くする
ことができる。
またポリイミドのエツチングレートを、フォトレジスト
のエツチングレートより早くすることにより、フォトレ
ジスト１４′の上面と、フォトレジストのない樹脂フィ
ルム１３の上面との段差が大きくなり、後に行うリフト
オフが非常に容易になる。
のエツチングレートより早くすることにより、フォトレ
ジスト１４′の上面と、フォトレジストのない樹脂フィ
ルム１３の上面との段差が大きくなり、後に行うリフト
オフが非常に容易になる。
すなわちｅに示すごとく、段部１３′が形成される。
次に、ｆに示す如く、Ｃｒ／ Ｃｕ 、 Ｎｉ 、ＡＡ
等の金属層１８をＬＳ１１６とは反対側の面全面に蒸着
により形成する。
等の金属層１８をＬＳ１１６とは反対側の面全面に蒸着
により形成する。
最後に、ｇに示すごとく、フォトレジストパターン１４
′を除去し、同時にその上の金属層１８を除去して導体
配線パターン１９を形成する。
′を除去し、同時にその上の金属層１８を除去して導体
配線パターン１９を形成する。
第２図の方法ではＩＣ，ＬＳＩ等の電極上の接着層の除
去を、リフトオフに用いるフォトレジスト形成後に行っ
ている為１次に示す効果がある。
去を、リフトオフに用いるフォトレジスト形成後に行っ
ている為１次に示す効果がある。
〔１〕 接着層除去時のプラズマエツチング条件ヲ適
当に選ぶことにより、フォトレジスト上面と、フォトレ
ジストのない樹脂フィルム上面との段差を、プラズマエ
ツチング前のフォトレジストの厚みより大きくすること
ができる為、リフトオフが非常に容易になる。
当に選ぶことにより、フォトレジスト上面と、フォトレ
ジストのない樹脂フィルム上面との段差を、プラズマエ
ツチング前のフォトレジストの厚みより大きくすること
ができる為、リフトオフが非常に容易になる。
（２） （１）の理由により、リフトオフに用いるフ
ォトレジストの厚みを非常に薄くすることができる為、
微細な配線形成が可能になる。
ォトレジストの厚みを非常に薄くすることができる為、
微細な配線形成が可能になる。
〔＄ また、従来困難であったリフトオフ法を導入する
ことにより、金属層のケミカルエツチング工程が不要に
なり、生産性が向上し、コストが安くなる。
ことにより、金属層のケミカルエツチング工程が不要に
なり、生産性が向上し、コストが安くなる。
（４）従来問題であった金属層のエツチング液によるＩ
Ｃ，ＬＳＩの電極のＡＡのエツチングがなくなり、電気
的導通不良が発生しなくなり１歩留りが向上すると共に
、リフトオフ用のフォトレジスト形成時のマスク合わせ
も、精度を低くすることができ、金属枠体の外形等によ
る位置合わせ程度で、マスク合わせが可能になり、非常
に生産性がよい。
Ｃ，ＬＳＩの電極のＡＡのエツチングがなくなり、電気
的導通不良が発生しなくなり１歩留りが向上すると共に
、リフトオフ用のフォトレジスト形成時のマスク合わせ
も、精度を低くすることができ、金属枠体の外形等によ
る位置合わせ程度で、マスク合わせが可能になり、非常
に生産性がよい。
以上のように１本発明はＬＳＩあるいはその他の電子部
品を高密度に実装するに際し、正確かつ容易に行うこと
ができ、高密度な電子回路実装に大きく寄与するもので
ある。
品を高密度に実装するに際し、正確かつ容易に行うこと
ができ、高密度な電子回路実装に大きく寄与するもので
ある。
第１図ａ＝ｆは電子回路実装の一例の工程図、第２図ａ
”’−ｇは本発明の実施例にかかる電子回路実装の工程
図である。 １１・・・・・・金属枠体、１２・・・・・・接着層、
１３・・・・・・樹脂フィルム、１４’・・・・・・フ
ォトレジストパターン。 １５・・・・・・孔、１６・・・・・・ＬＳＩチップ、
１７・・・・・・ＬＳＩの電極、１８・・・・・・金属
層、１９・・・・・・導体配線パターン。
”’−ｇは本発明の実施例にかかる電子回路実装の工程
図である。 １１・・・・・・金属枠体、１２・・・・・・接着層、
１３・・・・・・樹脂フィルム、１４’・・・・・・フ
ォトレジストパターン。 １５・・・・・・孔、１６・・・・・・ＬＳＩチップ、
１７・・・・・・ＬＳＩの電極、１８・・・・・・金属
層、１９・・・・・・導体配線パターン。
Claims (1)
- 【特許請求の範囲】 １ 金属枠体に、−主面に接着層を有した樹脂フィルム
を固着する工程と、該樹脂フィルムに孔を形成し、読札
と電子部品の電極とを一致させ該電子部品を樹脂フィル
ムの接着層面に固着する工程と、後に形成する導体配線
以外の領域の樹脂フィルム上にフォトレジストを形成す
る工程と、前記電子部品の電極上及び不要部の前記接着
層を除去する工程と、前記電子部品及び金属枠体を固着
した逆の面に金属層を形成する工程と、前記樹脂フィル
ム上に形成したフォトレジストを除去することにより、
前記電子部品等の電極を該樹脂フィルムに形成した孔を
介して電気的に接続する前記金属層よりなる導体配線を
形成する工程とを備えたことを特徴とする電子回路装置
の製造方法。 ２ 接着層の除去をドライエツチングにより行うことを
特徴とする特許請求の範囲第１項に記載の電子回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54076131A JPS5824019B2 (ja) | 1979-06-15 | 1979-06-15 | 電子回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54076131A JPS5824019B2 (ja) | 1979-06-15 | 1979-06-15 | 電子回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS561553A JPS561553A (en) | 1981-01-09 |
| JPS5824019B2 true JPS5824019B2 (ja) | 1983-05-18 |
Family
ID=13596381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54076131A Expired JPS5824019B2 (ja) | 1979-06-15 | 1979-06-15 | 電子回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824019B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4752825B2 (ja) * | 2007-08-24 | 2011-08-17 | カシオ計算機株式会社 | 半導体装置の製造方法 |
-
1979
- 1979-06-15 JP JP54076131A patent/JPS5824019B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS561553A (en) | 1981-01-09 |
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