JPH0727925B2 - 電子機器装置 - Google Patents
電子機器装置Info
- Publication number
- JPH0727925B2 JPH0727925B2 JP63110995A JP11099588A JPH0727925B2 JP H0727925 B2 JPH0727925 B2 JP H0727925B2 JP 63110995 A JP63110995 A JP 63110995A JP 11099588 A JP11099588 A JP 11099588A JP H0727925 B2 JPH0727925 B2 JP H0727925B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- mounting
- embedded
- insulating film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子機器装置に関し、特にLSIチップを基板上
にフリップチップ実装した電子機器装置に関する。
にフリップチップ実装した電子機器装置に関する。
従来のシリコンウェーハを加工して形成した実装基板上
にLSIチップをフリップチップ実装する技術としては、
エッチ・ジェイ・レビンシュタイン等（H.J.Levinstein
et al）がアイエスエスシーシー・ダイジェスト（ISSC
C Digest）、1987年、224〜225頁に発表したマルチ・チ
ップ・パッケージング・テクノロジー・フォア・ブィエ
ルエスアイ・ベースド・システム（Multic−Chip Packa
ging Technology for VLSI−Based System）がある。
にLSIチップをフリップチップ実装する技術としては、
エッチ・ジェイ・レビンシュタイン等（H.J.Levinstein
et al）がアイエスエスシーシー・ダイジェスト（ISSC
C Digest）、1987年、224〜225頁に発表したマルチ・チ
ップ・パッケージング・テクノロジー・フォア・ブィエ
ルエスアイ・ベースド・システム（Multic−Chip Packa
ging Technology for VLSI−Based System）がある。
上述した従来のシリコンウェーハを加工して形成した実
装基板上にLSIチップをフリップチップ実装した技術で
は以下の問題点を有していた。
装基板上にLSIチップをフリップチップ実装した技術で
は以下の問題点を有していた。
（１）シリコンウェーハの大きさに限度があるため、大
規模システムを実装する場合にシステムが一つの基板上
に入るとは限らず、その場合実装基板の端部からワイヤ
ーボンディング等を行なって入出力端子を引出さなけれ
ばならないため、実装密度が向上しない。
規模システムを実装する場合にシステムが一つの基板上
に入るとは限らず、その場合実装基板の端部からワイヤ
ーボンディング等を行なって入出力端子を引出さなけれ
ばならないため、実装密度が向上しない。
（２）入・出力端子を実装基板の端部に配置しなければ
ならないため、そこまでの配線の引廻しが必要となり、
どうしても配線長が長くなり、それに伴って信号の延長
時間が長くなる。
ならないため、そこまでの配線の引廻しが必要となり、
どうしても配線長が長くなり、それに伴って信号の延長
時間が長くなる。
本発明の電子機器装置は、シリコンウェーハに設けた貫
通孔と、前記貫通孔の内壁を含む前記シリコンウェーハ
の表面に設けた絶縁膜と、前記貫通孔内に埋込んで形成
し且つ前記絶縁膜により前記シリコンウェーハと絶縁さ
れた埋込配線と、前記埋込配線の上面に接続して前記絶
縁膜上に延在した実装配線と、前記実装配線を含む表面
に形成した層間絶縁膜と、前記層間絶縁膜に形成した開
口部に埋込んで形成し且つ前記実装配線に接続する埋込
みバイア層と、前記埋込みバイア層の上面に接続した電
極とを備えた実装基板と、前記実装基板の裏面に露出す
る前記埋込配線の下面とはんだボールを介して電気的に
接続する多層配線基板と、前記実装基板の上面に露出す
る前記電極にフリップチップボンディングして搭載する
LSIチップとを含んで構成される。
通孔と、前記貫通孔の内壁を含む前記シリコンウェーハ
の表面に設けた絶縁膜と、前記貫通孔内に埋込んで形成
し且つ前記絶縁膜により前記シリコンウェーハと絶縁さ
れた埋込配線と、前記埋込配線の上面に接続して前記絶
縁膜上に延在した実装配線と、前記実装配線を含む表面
に形成した層間絶縁膜と、前記層間絶縁膜に形成した開
口部に埋込んで形成し且つ前記実装配線に接続する埋込
みバイア層と、前記埋込みバイア層の上面に接続した電
極とを備えた実装基板と、前記実装基板の裏面に露出す
る前記埋込配線の下面とはんだボールを介して電気的に
接続する多層配線基板と、前記実装基板の上面に露出す
る前記電極にフリップチップボンディングして搭載する
LSIチップとを含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｈ）は本発明の一実施例の製造方法を
説明するための工程順に示した断面図である。
説明するための工程順に示した断面図である。
まず、第１図（ａ）に示すように、（110）面を主面と
するシリコンウェーハ１上に第１のホストレジスト層２
を形成し、第１のホトレジスト層２をマスクとしてヒド
ラジン、KOH等の液中に浸してエッチングを行ない埋込
み溝３を形成する。これらの液中では（110）面の方向
にエッチングが進行するため、異方性エッチングが可能
となる。本実施例の埋込み溝３の大きさは直径300μ
ｍ、深さ300μｍである。
するシリコンウェーハ１上に第１のホストレジスト層２
を形成し、第１のホトレジスト層２をマスクとしてヒド
ラジン、KOH等の液中に浸してエッチングを行ない埋込
み溝３を形成する。これらの液中では（110）面の方向
にエッチングが進行するため、異方性エッチングが可能
となる。本実施例の埋込み溝３の大きさは直径300μ
ｍ、深さ300μｍである。
次に、第１図（ｂ）に示すように、第１のホストレジス
ト層２を剥離した後、シリコンウェーハ１を1200℃で10
時間熱酸化して約３μｍの熱酸化膜４を形成する。次に
チタン，銅を連続スパッタして第１のバリア金属層５を
形成する。次に第２のホトレジスト層６を形成し、それ
をマスクとしてニッケルの電気メッキを行ない、埋込み
溝３の部分に埋込配線７を形成する。ここで、ニッケル
めっき液としてはNiSO4：NiCl2：H3BO3＝10:1:1の水溶
液を用いた。また、銀ペーストを滴下後ベークすること
により埋込配線７を形成することもできる。
ト層２を剥離した後、シリコンウェーハ１を1200℃で10
時間熱酸化して約３μｍの熱酸化膜４を形成する。次に
チタン，銅を連続スパッタして第１のバリア金属層５を
形成する。次に第２のホトレジスト層６を形成し、それ
をマスクとしてニッケルの電気メッキを行ない、埋込み
溝３の部分に埋込配線７を形成する。ここで、ニッケル
めっき液としてはNiSO4：NiCl2：H3BO3＝10:1:1の水溶
液を用いた。また、銀ペーストを滴下後ベークすること
により埋込配線７を形成することもできる。
次に、第１図（ｃ）に示すように、第２のホトレジスト
層６を剥離後、希硫酸およびフッ化水素水溶液に浸して
第１のバリア金属層５の一部をエッチングする。次に、
チタン，銅を連続スパッタして第２のバリア金属層８を
形成する。次に第３のホトレズシト層９を形成し、それ
をマスクとして硫酸銅水溶液中で銅の電気めっきを行な
うことにより第１の実装配線10を形成する。
層６を剥離後、希硫酸およびフッ化水素水溶液に浸して
第１のバリア金属層５の一部をエッチングする。次に、
チタン，銅を連続スパッタして第２のバリア金属層８を
形成する。次に第３のホトレズシト層９を形成し、それ
をマスクとして硫酸銅水溶液中で銅の電気めっきを行な
うことにより第１の実装配線10を形成する。
次に、第１図（ｄ）に示すように、第３のホトレズシト
層９を剥離後、希硫酸およびフッ化水素水溶液に浸して
第２のバリア金属層８の一部をエッチングした後、感光
性ポリイミドを塗布し露光現像することにより第１の層
間絶縁膜11を形成する。感光性ポリイミドにはネガ型、
ポジ型の両方のタイプがあるが、いずれのタイプを用い
ることも可能である。また、非感光性ポリイミドを用い
て、その上にホトレジストのパターンを形成してヒドラ
ジン等の中でエッチングしてパターンを形成してもよ
い。次に第１の層間絶縁膜11をマスクとしてニッケルめ
っき液中で無電解めっきを行ない、第１の埋込みバイア
層12を形成する。
層９を剥離後、希硫酸およびフッ化水素水溶液に浸して
第２のバリア金属層８の一部をエッチングした後、感光
性ポリイミドを塗布し露光現像することにより第１の層
間絶縁膜11を形成する。感光性ポリイミドにはネガ型、
ポジ型の両方のタイプがあるが、いずれのタイプを用い
ることも可能である。また、非感光性ポリイミドを用い
て、その上にホトレジストのパターンを形成してヒドラ
ジン等の中でエッチングしてパターンを形成してもよ
い。次に第１の層間絶縁膜11をマスクとしてニッケルめ
っき液中で無電解めっきを行ない、第１の埋込みバイア
層12を形成する。
次に、第１図（ｅ）に示すように、チタン，銅を連続ス
パッタして第３のバリア金属層13を形成する。次に第４
のホトレジスト層14を形成し、それをマスクとして硫酸
銅の水溶液中で電気めっきを行なうことにより第２の実
装配線15を形成する。
パッタして第３のバリア金属層13を形成する。次に第４
のホトレジスト層14を形成し、それをマスクとして硫酸
銅の水溶液中で電気めっきを行なうことにより第２の実
装配線15を形成する。
次に、第１図（ｆ）に示すように、第４のホトレジスト
層14を剥離除去した後、希硫酸およびフッ化水素水溶液
中で第３のバリア金属層13の一部をエツチングする。次
に、感光性ポリイミドを塗布し露光・現像することによ
り第２の層間絶縁膜16を形成する。次に第２の層間絶縁
膜16をマスクとしてニッケルの無電解めっきを行ない、
第２の埋込みバイア層17を形成する。次にチタン，銅，
金を連続スパッタして電極金属層18を形成する。次に第
５のホトレズシト層19を形成する。
層14を剥離除去した後、希硫酸およびフッ化水素水溶液
中で第３のバリア金属層13の一部をエツチングする。次
に、感光性ポリイミドを塗布し露光・現像することによ
り第２の層間絶縁膜16を形成する。次に第２の層間絶縁
膜16をマスクとしてニッケルの無電解めっきを行ない、
第２の埋込みバイア層17を形成する。次にチタン，銅，
金を連続スパッタして電極金属層18を形成する。次に第
５のホトレズシト層19を形成する。
次に、第１図（ｇ）に示すように、第５のホトレジスト
層19をマスクとしてヨウ素・ヨウ化アンモニウムおよび
希硫酸およびフッ化水素の水溶液中に浸して電極金属層
18の一部をエッチングする。次に第５のホトレズシト層
19を剥離した後、シリコンウェーハ１の裏面をスクラバ
ー等で研削し、埋込配線７の一部がシリコンウェーハ１
の裏面から露出するようにする。以上の工程により実装
基板20が完成する。
層19をマスクとしてヨウ素・ヨウ化アンモニウムおよび
希硫酸およびフッ化水素の水溶液中に浸して電極金属層
18の一部をエッチングする。次に第５のホトレズシト層
19を剥離した後、シリコンウェーハ１の裏面をスクラバ
ー等で研削し、埋込配線７の一部がシリコンウェーハ１
の裏面から露出するようにする。以上の工程により実装
基板20が完成する。
次に、第１図（ｈ）に示すように、グランド層，電源
層，信号線層が内部に埋込まれた低熱膨張ガラス,AlN,
アルミナ等の材質からなる多層セラミック基板21上には
んだボール22を形成し、これと実装基板20を接続する。
この時に、実装基板20中の埋込配線７と多層セラミック
ス基板21上のはんだボール22が接続される。また、多層
セラミックス基板21の代りにガラスエポキシ，ポリイミ
ドからなるプリント基板を用いることもできる。次に、
LSIチップ23上にめっき法によって形成されたはんだバ
ンプ24と実装基板20上の電極18を接続することによりLS
Iチップ23を実装基板20上にフリップチップ実装する。
層，信号線層が内部に埋込まれた低熱膨張ガラス,AlN,
アルミナ等の材質からなる多層セラミック基板21上には
んだボール22を形成し、これと実装基板20を接続する。
この時に、実装基板20中の埋込配線７と多層セラミック
ス基板21上のはんだボール22が接続される。また、多層
セラミックス基板21の代りにガラスエポキシ，ポリイミ
ドからなるプリント基板を用いることもできる。次に、
LSIチップ23上にめっき法によって形成されたはんだバ
ンプ24と実装基板20上の電極18を接続することによりLS
Iチップ23を実装基板20上にフリップチップ実装する。
第２図（ａ）〜（ｃ）は本発明の第２の実施例の製造方
法を説明するための工程順に示した断面図である。
法を説明するための工程順に示した断面図である。
まず、第２図（ａ）に示すように、シリコンウェーハ１
に赤外線レーザーを照射して直径200μｍ程度の貫通孔3
3をあける。
に赤外線レーザーを照射して直径200μｍ程度の貫通孔3
3をあける。
次に、第２図（ｂ）に示すように、第１の実施例と同様
の手法を用いて熱酸化膜４、第１のバリア金属層５を設
け、ホトレジスト層６をマスクにして金の電気めっきを
行い、貫通孔33を埋め、埋込配線7aを形成する。
の手法を用いて熱酸化膜４、第１のバリア金属層５を設
け、ホトレジスト層６をマスクにして金の電気めっきを
行い、貫通孔33を埋め、埋込配線7aを形成する。
次に、第２図（ｃ）に示すように、第１の実施例と同様
の手法を用いて第２のバリア金属層８、第１の実装配線
10、第１の層間絶縁膜11、第１の埋込みバイア層12、第
３のバリア金属層13、第２の実装配線15、第２の層間絶
縁膜16、第２の埋込みバイア層17、電極金属層18を設け
る。以降の工程は、第１の実施例と同様に行う。このよ
うにして第１図（ｈ）に示した電子機器を得る。
の手法を用いて第２のバリア金属層８、第１の実装配線
10、第１の層間絶縁膜11、第１の埋込みバイア層12、第
３のバリア金属層13、第２の実装配線15、第２の層間絶
縁膜16、第２の埋込みバイア層17、電極金属層18を設け
る。以降の工程は、第１の実施例と同様に行う。このよ
うにして第１図（ｈ）に示した電子機器を得る。
以上に説明したように、本発明は、シリコンウェーハを
加工して形成した実装基板内に表裏面を貫通する埋込配
線を形成し、それを配線として利用している。よって以
下のような効果がある。
加工して形成した実装基板内に表裏面を貫通する埋込配
線を形成し、それを配線として利用している。よって以
下のような効果がある。
（１）実装密度が向上する。
従来技術では入出力端子を実装基板の側面に取る必要が
あったが、本発明では実装基板の裏面側に入出力端子を
形成できるため実装密度が向上する。
あったが、本発明では実装基板の裏面側に入出力端子を
形成できるため実装密度が向上する。
（２）配線長が短縮されシステムの高速化が可能とな
る。
る。
従来技術では実装基板端部に配置した入出力端子から配
線を引廻すため、どうしても配線長が長くなるが本発明
では基板に垂直に配線することができるため、配線長が
短縮され、システムの高速化がなされる。
線を引廻すため、どうしても配線長が長くなるが本発明
では基板に垂直に配線することができるため、配線長が
短縮され、システムの高速化がなされる。
第１図（ａ）〜（ｈ）及び第２図（ａ）〜（ｃ）はそれ
ぞれ本発明の第１及び第２の実施例の製造方法を説明す
るための工程順に示した断面図である。 １……シリコンウェーハ、２……第１のホトレジスト
層、３……埋込み溝、４……熱酸化膜、５……第１のバ
リア金属層、６……第２のホトレジスト層、7,7a……埋
込配線、８……第２のバリア金属層、９……第３のホト
レジスト層、10……第１の実装配線、11……第１の層間
絶縁膜、12……第１の埋込みバイア層、13……第３のバ
リア金属層、14……第４のホトレジシト層、15……第２
の実装配線、16……第２の層間絶縁膜、17……第２の埋
込みバイア層、18……電極金属層、19……第５のホトレ
ジスト層、20……実装基板、21……多層セラミックス基
板、22……はんだボール、23……LSIチップ、24……は
んだバンプ、33……貫通孔。
ぞれ本発明の第１及び第２の実施例の製造方法を説明す
るための工程順に示した断面図である。 １……シリコンウェーハ、２……第１のホトレジスト
層、３……埋込み溝、４……熱酸化膜、５……第１のバ
リア金属層、６……第２のホトレジスト層、7,7a……埋
込配線、８……第２のバリア金属層、９……第３のホト
レジスト層、10……第１の実装配線、11……第１の層間
絶縁膜、12……第１の埋込みバイア層、13……第３のバ
リア金属層、14……第４のホトレジシト層、15……第２
の実装配線、16……第２の層間絶縁膜、17……第２の埋
込みバイア層、18……電極金属層、19……第５のホトレ
ジスト層、20……実装基板、21……多層セラミックス基
板、22……はんだボール、23……LSIチップ、24……は
んだバンプ、33……貫通孔。
Claims (1)
- 【請求項１】シリコンウェーハに設けた貫通孔と、前記
貫通孔の内壁を含む前記シリコンウェーハの表面に設け
た絶縁膜と、前記貫通孔内に埋込んで形成し且つ前記絶
縁膜により前記シリコンウェーハと絶縁された埋込配線
と、前記埋込配線の上面に接続して前記絶縁膜上に延在
した実装配線と、前記実装配線を含む表面に形成した層
間絶縁膜と、前記層間絶縁膜に形成した開口部に埋込ん
で形成し且つ前記実装配線に接続する埋込みバイア層
と、前記埋込みバイア層の上面に接続した電極とを備え
た実装基板と、前記実装基板の裏面に露出する前記埋込
配線の下面とはんだボールを介して電気的に接続する多
層配線基板と、前記実装基板の上面に露出する前記電極
にフリップチップボンディングして搭載するLSIチップ
とを含むことを特徴とする電子機器装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110995A JPH0727925B2 (ja) | 1988-05-06 | 1988-05-06 | 電子機器装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110995A JPH0727925B2 (ja) | 1988-05-06 | 1988-05-06 | 電子機器装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01280328A JPH01280328A (ja) | 1989-11-10 |
| JPH0727925B2 true JPH0727925B2 (ja) | 1995-03-29 |
Family
ID=14549732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110995A Expired - Fee Related JPH0727925B2 (ja) | 1988-05-06 | 1988-05-06 | 電子機器装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727925B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6879492B2 (en) * | 2001-03-28 | 2005-04-12 | International Business Machines Corporation | Hyperbga buildup laminate |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773110B2 (ja) * | 1986-10-13 | 1995-08-02 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1988
- 1988-05-06 JP JP63110995A patent/JPH0727925B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01280328A (ja) | 1989-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900006511B1 (ko) | 반도체장치를 제조하는 방법 | |
| JP3736607B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP3297879B2 (ja) | 連続して形成した集積回路パッケージ | |
| JP3918350B2 (ja) | 半導体装置の製造方法 | |
| KR100614548B1 (ko) | 반도체 소자 실장용 배선 기판의 제조 방법 및 반도체 장치 | |
| JP3003624B2 (ja) | 半導体装置 | |
| JP3210881B2 (ja) | Ｂｇａパッケージ基板 | |
| JP2001156203A (ja) | 半導体チップ実装用プリント配線板 | |
| JP2003338516A (ja) | 半導体装置およびその製造方法 | |
| JP2018113392A (ja) | 配線基板、多層配線基板および配線基板の製造方法 | |
| JP4282777B2 (ja) | 半導体装置用基板及び半導体装置の製造方法 | |
| JP3855320B2 (ja) | 半導体装置用基板の製造方法及び半導体装置の製造方法 | |
| JP2004119773A (ja) | 半導体装置及びその製造方法 | |
| US4965700A (en) | Thin film package for mixed bonding of chips | |
| JP3523815B2 (ja) | 半導体装置 | |
| JPH0727925B2 (ja) | 電子機器装置 | |
| JP4520665B2 (ja) | プリント配線板及びその製造方法並びに部品実装構造 | |
| JP2000315706A (ja) | 回路基板の製造方法並びに回路基板 | |
| JP2002343925A (ja) | マルチチップモジュールの製造方法 | |
| JP2001156121A (ja) | バンプ付き二層回路テープキャリアおよびその製造方法 | |
| JP2000114412A (ja) | 回路基板の製造方法 | |
| JPH07326853A (ja) | プリント配線板のボールバンプ形成方法 | |
| JPH0831976A (ja) | シリコン両面実装基板及びその製造方法 | |
| JP2000195890A (ja) | 半導体装置の製造方法 | |
| JP2002043456A (ja) | 多層印刷配線基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |