JPS5824232A - アナログ−デイジタル変換装置 - Google Patents
アナログ−デイジタル変換装置Info
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- JPS5824232A JPS5824232A JP11893682A JP11893682A JPS5824232A JP S5824232 A JPS5824232 A JP S5824232A JP 11893682 A JP11893682 A JP 11893682A JP 11893682 A JP11893682 A JP 11893682A JP S5824232 A JPS5824232 A JP S5824232A
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- voltage
- fet
- gate
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はアナログ−ディジタル変換装置に係シ、詳し
くは制御用計算機および計測用データ収集システム等に
おいてアナログ入力信号をディジタル信号に変換してデ
ータ処理装置に導入させる入力装置の改良に関するもの
である。
くは制御用計算機および計測用データ収集システム等に
おいてアナログ入力信号をディジタル信号に変換してデ
ータ処理装置に導入させる入力装置の改良に関するもの
である。
一般にこの種のアナログ−ディジタル変換装置（以下ム
一り変換装置という。）はフルスケールがｌ（１ｍ’Ｖ
〜１（ｌ程度の多数のアナログ入力信号を逐次選択走査
し、さらに前記アナログ入力信号をディジタル信号に変
換し、そしてそのディジタル信号を時分割によって逐次
データ処理装置へ導入させるものであり、変換桁数とし
ては２進数虐ビツト〜１＠ビツト、通常は１２ビット程
度を使用し、総合的には約１１．１−程度の変換精度を
要求されることが多い。
一り変換装置という。）はフルスケールがｌ（１ｍ’Ｖ
〜１（ｌ程度の多数のアナログ入力信号を逐次選択走査
し、さらに前記アナログ入力信号をディジタル信号に変
換し、そしてそのディジタル信号を時分割によって逐次
データ処理装置へ導入させるものであり、変換桁数とし
ては２進数虐ビツト〜１＠ビツト、通常は１２ビット程
度を使用し、総合的には約１１．１−程度の変換精度を
要求されることが多い。
まず従来のム一り変換装置を第１図に基づいて説明する
。
。
第１図においてム、〜へｐ外部からのアナログ入力信号
であり、（１）はリレーあるいは半導体スイッチ等で構
成され、前記アナログ入力信号ム、〜ムユを時分割的に
ｔ、〜１，０時間間隔で順次送出させるスキャナ回路、
（２）は直線性にすぐれ利得が安定し。
であり、（１）はリレーあるいは半導体スイッチ等で構
成され、前記アナログ入力信号ム、〜ムユを時分割的に
ｔ、〜１，０時間間隔で順次送出させるスキャナ回路、
（２）は直線性にすぐれ利得が安定し。
直流ドリフトの少ない演算増幅器、（３）は保持性能の
すぐれ友サンプル・ホールド増幅器（以下が増幅器とい
う） 、 （４）は前記スキャナ回路（１）によって時
分割的に逐次送出されたアナログ入力信号を上記増幅器
（２）、Ｃ３）を介して入力し、それぞれなディジタル
信号に変換するアナログ−ディジタル変換器（以下ム一
り変換器という。）、ａ（ＩＦｉアナログ−ディジタル
変換装置である。
すぐれ友サンプル・ホールド増幅器（以下が増幅器とい
う） 、 （４）は前記スキャナ回路（１）によって時
分割的に逐次送出されたアナログ入力信号を上記増幅器
（２）、Ｃ３）を介して入力し、それぞれなディジタル
信号に変換するアナログ−ディジタル変換器（以下ム一
り変換器という。）、ａ（ＩＦｉアナログ−ディジタル
変換装置である。
しかし、制御用計算機等ではアナログ入力信号は工場あ
るいは発電所などの電気的ノイズの多い環境の中を長距
離に亘る配線を経由して取込まれるため、各種の妨害ノ
イズが含まれとくに電力線からの商用周波数同相雑音（
コモン・モード・ノイズ）が大きい。このためスキャナ
回路（！）および演算増幅器（２１は同相雑音抑圧比が
大きくかつ大電圧の同相雑音が入っても支障なく動作で
きること １１が必要であるが、できれば各チ
ャンネヤのアナ、ログ入力線と電子計算機あるいはアナ
ログ−ディジタル変換装置の内部回路とは［ｆＩ／ｌ、
的に絶縁されていることがのぞましい。これは直流的に
つながっていると構成回路部品の故障等が発生した場合
１つのチャンネルの故障が全体の動作を誤まらせた夛或
いは廖故につながる恐れがあるからである。
るいは発電所などの電気的ノイズの多い環境の中を長距
離に亘る配線を経由して取込まれるため、各種の妨害ノ
イズが含まれとくに電力線からの商用周波数同相雑音（
コモン・モード・ノイズ）が大きい。このためスキャナ
回路（！）および演算増幅器（２１は同相雑音抑圧比が
大きくかつ大電圧の同相雑音が入っても支障なく動作で
きること １１が必要であるが、できれば各チ
ャンネヤのアナ、ログ入力線と電子計算機あるいはアナ
ログ−ディジタル変換装置の内部回路とは［ｆＩ／ｌ、
的に絶縁されていることがのぞましい。これは直流的に
つながっていると構成回路部品の故障等が発生した場合
１つのチャンネルの故障が全体の動作を誤まらせた夛或
いは廖故につながる恐れがあるからである。
第２図は上記のスキャナ部分を絶縁トランスおよび電界
効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
−ｎ８１１１ｔＯ！”、以下ＦＫＴと略す）によって
直流的に分離した例であり、あるチャンネルが選択され
る時間だけトランジスタを導通させて演算増幅器（２）
に送り込むものである。
効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
−ｎ８１１１ｔＯ！”、以下ＦＫＴと略す）によって
直流的に分離した例であり、あるチャンネルが選択され
る時間だけトランジスタを導通させて演算増幅器（２）
に送り込むものである。
ＩＰＩ！！Ｔを導通させるのには具体的には第３図のよ
うにゲート電極とソース電極の間に別のパルストランス
”１１によって直流的に絶縁を保ちながらゲート導通パ
ルスを与えるのが普通である。この場合ＩＦＩ？は非選
択時に導通しないよう常時オフ特性エンハンスメント形
ＭＯｊ３形のものが適当である。バイポーラ形トランジ
スタでも常時オフ特性は得られるが導通時の内部電圧降
下が非直線的であるので高精度を要するアナログスキャ
ナ用としては適当ではない。
うにゲート電極とソース電極の間に別のパルストランス
”１１によって直流的に絶縁を保ちながらゲート導通パ
ルスを与えるのが普通である。この場合ＩＦＩ？は非選
択時に導通しないよう常時オフ特性エンハンスメント形
ＭＯｊ３形のものが適当である。バイポーラ形トランジ
スタでも常時オフ特性は得られるが導通時の内部電圧降
下が非直線的であるので高精度を要するアナログスキャ
ナ用としては適当ではない。
第３図の、場合ＩＦＲＴ ＸがＮチャンネル形の場合入
力信号ムの極性が端子（υが正の高電位、（―）が低電
位ならば支障ないが、逆に端子（１）が低電位、（Ｉ）
が高電位となるとエンハンスメン）形Ｍ Ｏ８テｉつで
もゲート電圧Ｏｖにおいてソース・ドレイン間逆電圧が
２〜３ｖ以上になると導通状態になるので比較的大きい
電圧入力では正負両極性人力には使用できない。なお、
第３図体）は絶縁トランス（Ｔ １）Ａ力の片側に？コ
テスイッチを挿入したもの。
力信号ムの極性が端子（υが正の高電位、（―）が低電
位ならば支障ないが、逆に端子（１）が低電位、（Ｉ）
が高電位となるとエンハンスメン）形Ｍ Ｏ８テｉつで
もゲート電圧Ｏｖにおいてソース・ドレイン間逆電圧が
２〜３ｖ以上になると導通状態になるので比較的大きい
電圧入力では正負両極性人力には使用できない。なお、
第３図体）は絶縁トランス（Ｔ １）Ａ力の片側に？コ
テスイッチを挿入したもの。
（１））は絶縁トランス（〒２）ｉ！線の中点に挿入し
たものである。
たものである。
アナログ入力が正負両極性信号である場合には第４図の
ごとく対称形すなわち逆極性Ｋｍ列接続された２個のｌ
ＦＦ１Ｔを各アナログ入力チャンネルに使用すればよい
ことが考えられる。第４図（りはＦＩＴのソース電極に
入力信号を加えるもので。
ごとく対称形すなわち逆極性Ｋｍ列接続された２個のｌ
ＦＦ１Ｔを各アナログ入力チャンネルに使用すればよい
ことが考えられる。第４図（りはＦＩＴのソース電極に
入力信号を加えるもので。
（１）端子が高電位の場合、ｘ、の？１ｕＴが導通して
も！−オフ状態であり、（■）端子側が高電位の場合に
はＸ、ＢＥ導通しても！、がオフ状態を継続する。第４
図（ロ）はＦＥＴのドレイン側に入力信号を加えるもの
で、（１）端子が高電位の場合ｘ１がオフ状態、（１）
端子が高電位ならばＸ、１）Ｅｌフ状態を確保する。第
４図（６）は絶縁トランスＴ、ｐ、！線中性点にｐｍ’
ｒスイッチを挿入したもので直列２素子によりオフ状態
を確保する点（１））の場合と同様である。
も！−オフ状態であり、（■）端子側が高電位の場合に
はＸ、ＢＥ導通しても！、がオフ状態を継続する。第４
図（ロ）はＦＥＴのドレイン側に入力信号を加えるもの
で、（１）端子が高電位の場合ｘ１がオフ状態、（１）
端子が高電位ならばＸ、１）Ｅｌフ状態を確保する。第
４図（６）は絶縁トランスＴ、ｐ、！線中性点にｐｍ’
ｒスイッチを挿入したもので直列２素子によりオフ状態
を確保する点（１））の場合と同様である。
しかしながら前述したようにこの種装置の実用状況では
各種ノイズ特に商用周波数の大きい同相雑音が重畳され
ることが多い。今例えば第４図（ａ）において入力端子
（１） 、 （１）に同相で正方向に高電圧が加わると
ＦｌテＸ１．Ｘ２のソース電極はドレイン電極に比して
正電圧が加わり、導通状態となって絶縁ト２ンスＴ、０
１次巻線の電位を持ち上げる。
各種ノイズ特に商用周波数の大きい同相雑音が重畳され
ることが多い。今例えば第４図（ａ）において入力端子
（１） 、 （１）に同相で正方向に高電圧が加わると
ＦｌテＸ１．Ｘ２のソース電極はドレイン電極に比して
正電圧が加わり、導通状態となって絶縁ト２ンスＴ、０
１次巻線の電位を持ち上げる。
次に入力端子（１） 、 （１）に同相で負気圧が加わ
るとＸ４．Ｘ、ｐソースはドレインに比し負電位となる
のでゲート電極に正電位が加わらない限りＦＩＣＴＸｌ
、Ｘ、ｐオフ状態を継続するが、絶縁トランスＴ。
るとＸ４．Ｘ、ｐソースはドレインに比し負電位となる
のでゲート電極に正電位が加わらない限りＦＩＣＴＸｌ
、Ｘ、ｐオフ状態を継続するが、絶縁トランスＴ。
０１次巻ｌ１ＩＫ蓄えられた正電荷との間にＩＰＩ！！
テのソース、ドレイン間で高電圧が加わ郵、入力の同相
雑音の大きさによっては］ＦＨＴＸｌ、Ｘ、の最大ソー
ス、ドレイン間耐圧を超過し、ＰｌｅＴを破壊するに至
る。第４図の）の場合は（１）（幻に加わる同相躾音が
負の場合ｅ”、ｓ”Ｐ導通し、同相雑音が正の場合、Ｘ
ｌ、Ｘ２はオフ状態であるが同相雑音の大きさによって
はＦＥＴ！、、！、が破壊するに至る。第４図（０）で
も（１））の場合と全く同様であるがＦＫ’ｒ導通時の
電荷は絶縁トランスＴ２の巻線ではなく、パルストラン
ス”１５を含む回路に蓄積される。なお以上ＫＦＩＣ丁
がＮチャンネル素子の場合について説明したがＰチャン
ネル素子では正負の関係が逆になるだけで同様の不都合
が発生する。
テのソース、ドレイン間で高電圧が加わ郵、入力の同相
雑音の大きさによっては］ＦＨＴＸｌ、Ｘ、の最大ソー
ス、ドレイン間耐圧を超過し、ＰｌｅＴを破壊するに至
る。第４図の）の場合は（１）（幻に加わる同相躾音が
負の場合ｅ”、ｓ”Ｐ導通し、同相雑音が正の場合、Ｘ
ｌ、Ｘ２はオフ状態であるが同相雑音の大きさによって
はＦＥＴ！、、！、が破壊するに至る。第４図（０）で
も（１））の場合と全く同様であるがＦＫ’ｒ導通時の
電荷は絶縁トランスＴ２の巻線ではなく、パルストラン
ス”１５を含む回路に蓄積される。なお以上ＫＦＩＣ丁
がＮチャンネル素子の場合について説明したがＰチャン
ネル素子では正負の関係が逆になるだけで同様の不都合
が発生する。
この発明は正負両方向アナログ電圧が入力され。
しかも高電圧の同相雑音が加わるような帯しい状況にお
いても前述の不都合を生ぜず、正常目、つ高信頼性のア
ナログ−ディジタル変換装置を慴るべく各種の具体的対
策を提供するもので、以下図面について詳細１ｃ！ｌｉ
！明する。
いても前述の不都合を生ぜず、正常目、つ高信頼性のア
ナログ−ディジタル変換装置を慴るべく各種の具体的対
策を提供するもので、以下図面について詳細１ｃ！ｌｉ
！明する。
第、５図〜第８図はこの発明の一実施例を示す回路−で
ある。この第５図〜第８図に示す回路のものは、入力信
号の正負にかかわらずＦＩＴのゲート電位ｌ常に非導通
に保つことにより各チャンネルごとに１個のＦＥＴ素子
ですませることができ、且つ大きな同相雑音が到来して
もＦＥＴ ’に破損することのないことン特長とする。
ある。この第５図〜第８図に示す回路のものは、入力信
号の正負にかかわらずＦＩＴのゲート電位ｌ常に非導通
に保つことにより各チャンネルごとに１個のＦＥＴ素子
ですませることができ、且つ大きな同相雑音が到来して
もＦＥＴ ’に破損することのないことン特長とする。
第９図に示すごときＮチャンネルエンハンスメント形Ｍ
Ｏ８−ＦｌｎＴの場合、ゲート（２）の電位がソース（
８）、ドレイン（Ｄ）またはボディωノのいずれの電位
エリも２〜３ｖ以上高電位にならなければ８−Ｄ間にチ
ャンネルは形成されず、したがって８−Ｄ間に電流が流
れる仁ともない。このことがらいま第５図に於ては入力
アナログ電圧の極性が反転してもゲート駆動パルスがパ
ルストランス？、、’に経て加えられない限りＦＩＴ
Ｘのゲートには大きな正電位が加わらない工う通常の
ダイオード（定電圧ダイオードではない）ンパルストラ
ンスＴ１１に接続されている儒が正電位になれば導通す
る極性に挿入し、２線式アナログ人カム（ＩＪ（１３の
エリ低電位の側の電位にパルストランスＴ１，２次側の
１端を接続し、他端はＦＩＣＴ Ｘのゲートに接続す
ることによって上記の目的を達している。但しここでパ
ルストランスＴ１，０２次側がダイオードの極性上負電
位にチャージされると不都合であるのでダイオードＩ）
、 Ｄ２に並列に高抵抗Ｒ４Ｒ２’を挿入してこれを防
止する。
Ｏ８−ＦｌｎＴの場合、ゲート（２）の電位がソース（
８）、ドレイン（Ｄ）またはボディωノのいずれの電位
エリも２〜３ｖ以上高電位にならなければ８−Ｄ間にチ
ャンネルは形成されず、したがって８−Ｄ間に電流が流
れる仁ともない。このことがらいま第５図に於ては入力
アナログ電圧の極性が反転してもゲート駆動パルスがパ
ルストランス？、、’に経て加えられない限りＦＩＴ
Ｘのゲートには大きな正電位が加わらない工う通常の
ダイオード（定電圧ダイオードではない）ンパルストラ
ンスＴ１１に接続されている儒が正電位になれば導通す
る極性に挿入し、２線式アナログ人カム（ＩＪ（１３の
エリ低電位の側の電位にパルストランスＴ１，２次側の
１端を接続し、他端はＦＩＣＴ Ｘのゲートに接続す
ることによって上記の目的を達している。但しここでパ
ルストランスＴ１，０２次側がダイオードの極性上負電
位にチャージされると不都合であるのでダイオードＩ）
、 Ｄ２に並列に高抵抗Ｒ４Ｒ２’を挿入してこれを防
止する。
嘔らにＦ１１ｆＴゲート駆動パルスはゲートＧに印加さ
れ、帰路は入力信号線（１）（１３の同相信号としてＦ
Ｆｉ’ｒのソース、ドレインに達するためにコンデンサ
Ｃ１Ｃ２も実用上必僚となる。この構成によれば前述の
通りアナログ入力（１）（ＩＤの極性が逆転しても１Ｐ
Ｋ丁のゲートにはダーイオードＤ、′Ｄ２の正方向電圧
降下ｏ、 ｒ ｖ程度より大きな正電圧は印加されない
。またアナログ入力に大きな同相雑音が重畳場れてもＦ
ｌｌ！Ｔのソースおよびドレイン社トランスＴ、の巻ｌ
ａｗ経由してその電位が印加されるが、 ＦＩＴのゲー
ト側も前述の抵抗、コンデンサおよびダイオード回路を
経由してその同相電位が印加されるので。
れ、帰路は入力信号線（１）（１３の同相信号としてＦ
Ｆｉ’ｒのソース、ドレインに達するためにコンデンサ
Ｃ１Ｃ２も実用上必僚となる。この構成によれば前述の
通りアナログ入力（１）（ＩＤの極性が逆転しても１Ｐ
Ｋ丁のゲートにはダーイオードＤ、′Ｄ２の正方向電圧
降下ｏ、 ｒ ｖ程度より大きな正電圧は印加されない
。またアナログ入力に大きな同相雑音が重畳場れてもＦ
ｌｌ！Ｔのソースおよびドレイン社トランスＴ、の巻ｌ
ａｗ経由してその電位が印加されるが、 ＦＩＴのゲー
ト側も前述の抵抗、コンデンサおよびダイオード回路を
経由してその同相電位が印加されるので。
ＦＦＸＴのソース、ドレインあるいはゲート各相互間に
過大な電圧が印加されることもなく簡単且つ効釆的に目
的を達することができる。なお、入力２線間には許容範
囲内の入力差動電圧が回路入力電圧として存在すること
は勿論で＄り、ＦＥＴ、ダイオードの耐電圧はこの許容
入力電圧以上に選ばれるＯ 第６図〜第８図には同じ思想に基づく他の実施例を示し
である。第６図ではＮチャンネルエンハンスメント形Ｍ
Ｏ８−ＦＩＴが第９図に示すようにボディ部分の引出電
極Ｂをそなえているものが多く通常これはソース（ａ）
電極に結んで使用するが、その場合第５図と全く同様で
ある。なお第９図において（句は絶縁層、（７）はチャ
ンネルを示す。第１図ではこのボディ＠）電極線ソース
等と結ばス、ハルストランス”１１の帰路側に接続する
ことにより。
過大な電圧が印加されることもなく簡単且つ効釆的に目
的を達することができる。なお、入力２線間には許容範
囲内の入力差動電圧が回路入力電圧として存在すること
は勿論で＄り、ＦＥＴ、ダイオードの耐電圧はこの許容
入力電圧以上に選ばれるＯ 第６図〜第８図には同じ思想に基づく他の実施例を示し
である。第６図ではＮチャンネルエンハンスメント形Ｍ
Ｏ８−ＦＩＴが第９図に示すようにボディ部分の引出電
極Ｂをそなえているものが多く通常これはソース（ａ）
電極に結んで使用するが、その場合第５図と全く同様で
ある。なお第９図において（句は絶縁層、（７）はチャ
ンネルを示す。第１図ではこのボディ＠）電極線ソース
等と結ばス、ハルストランス”１１の帰路側に接続する
ことにより。
ＭＯＳ −ＩＦＫＴの構造も含めて絶縁トランスＴ、に
対する回路の対称性をより良くすることができる。
対する回路の対称性をより良くすることができる。
第８図は第５＠あるいは第６図ン簡略化したもので、入
力（ＩＪが（ＩＪに比べて一電位の場合はダイオードＤ
、は遮断状態となりしたがってパルストランステ１，０
２次側の帰路は抵抗Ｒ１を経て入力（１）即ち工り低電
位が与えられる。入力（−）が（１〕工リ高電位の場合
はダイオードＤ、が導通し、したがってパルストランス
Ｔ１１の帰路は入力熾子（：）に近い電位に保たれてＦ
ＩＴ Ｘに導通ンもたらすゲート電圧は印加されない
。
力（ＩＪが（ＩＪに比べて一電位の場合はダイオードＤ
、は遮断状態となりしたがってパルストランステ１，０
２次側の帰路は抵抗Ｒ１を経て入力（１）即ち工り低電
位が与えられる。入力（−）が（１〕工リ高電位の場合
はダイオードＤ、が導通し、したがってパルストランス
Ｔ１１の帰路は入力熾子（：）に近い電位に保たれてＦ
ＩＴ Ｘに導通ンもたらすゲート電圧は印加されない
。
なお６以上はスイッチとしてＮチャンネル、エンハンス
メント形ＭＯ８−ＩＰＫＴ Ｙ使用した場合について述
べたが、Ｐチャンネル、エンハンスメント形の場合も各
部の電圧極性を反転して考えれば全く同様である。さら
にゲート電圧０でソース、ドレイン間導通性ケ有するデ
プレッション形Ｍｏｅ−ＩＰＥＴ 、或いはジャンクシ
ョン形ＩＦＥ’ｒにバイアス電圧！併用しても本発明の
効用は変ることはない。
メント形ＭＯ８−ＩＰＫＴ Ｙ使用した場合について述
べたが、Ｐチャンネル、エンハンスメント形の場合も各
部の電圧極性を反転して考えれば全く同様である。さら
にゲート電圧０でソース、ドレイン間導通性ケ有するデ
プレッション形Ｍｏｅ−ＩＰＥＴ 、或いはジャンクシ
ョン形ＩＦＥ’ｒにバイアス電圧！併用しても本発明の
効用は変ることはない。
また第５図〜第８図の場合に於て通常のダイオードの代
りに定電圧ダイオードを用いることも可能でその場合抵
抗を省略できることもある。
りに定電圧ダイオードを用いることも可能でその場合抵
抗を省略できることもある。
以上のように、この発明に係るアナログ−ディジタル変
換装置ではエンハンスメン） 形ＭＯ８−ＩＰ’１ｌｉ
Ｔに定電圧ダイオード或いは通常のダイオードを上記説
明の如く組み合せて、各チャンネル２１ｍ式アナログ入
力信号の極性が正負両極性であり。
換装置ではエンハンスメン） 形ＭＯ８−ＩＰ’１ｌｉ
Ｔに定電圧ダイオード或いは通常のダイオードを上記説
明の如く組み合せて、各チャンネル２１ｍ式アナログ入
力信号の極性が正負両極性であり。
しかも大きな同相雑音が重畳する場合にも有効且つ高精
度の絶縁形スキャナを提供できる効果を有する０
度の絶縁形スキャナを提供できる効果を有する０
第１図は従来のアナログ−ディジタル変換装置のブロッ
ク図、第２図はスキャナ回路音絶縁トランスおよびｌＦ
ＥＴで構成した公知の回路例！示すブロック図、第３図
（転）（四はＰＥＴによるスイッチの具体例１示す回路
図、第４図（転）（ｔ＋３（ｃ）はアナログ入力信号が
２１１式正負両方向信号の場合のスイッチとして公知ま
たは容易に類推できる回路図、第５図〜第８図はこの発
明の一実施例を示す回路構成図。 第９図はこの発明を説明するためのＮチャンネルエンハ
ンスメント形ＭＯ８−７１丁の構造を示す図である。 図中同一符号は同一あるいは相当部分を示しており、ム
、〜Ａｎ社アナｐグ入力信号、（１）社スキャナ回路、
（２）は演算増幅器、（３１ｔ！サンプル・ホールド増
幅器、（４）Ｆｉアナログ−ディジタル変換器。 （５）はアナログ−ディジタル変換装置、Ｘは電界効果
トランジスタ、Ｔ１〜Ｔｎハ絶縁トランス、Ｔ、。 〜Ｔ１Ｂは７１１ｉＴ駆動用パルストランス、２はツェ
ナダイオードＳＤは通常のダイオード、Ｒｆｌ抵抗。 Ｃはコンデンサである。 代理人 葛野信− 第１図 第３図 Ｃα） Ａ。 」］― （ｂ） ’Ａ几 第４図 （Ｑ） Ｔ。 〔ｂ） ｕ 十 （Ｃ） 第５図 几 第６図 几 凡策ｑ図 し２ ぺｌ 第９図
ク図、第２図はスキャナ回路音絶縁トランスおよびｌＦ
ＥＴで構成した公知の回路例！示すブロック図、第３図
（転）（四はＰＥＴによるスイッチの具体例１示す回路
図、第４図（転）（ｔ＋３（ｃ）はアナログ入力信号が
２１１式正負両方向信号の場合のスイッチとして公知ま
たは容易に類推できる回路図、第５図〜第８図はこの発
明の一実施例を示す回路構成図。 第９図はこの発明を説明するためのＮチャンネルエンハ
ンスメント形ＭＯ８−７１丁の構造を示す図である。 図中同一符号は同一あるいは相当部分を示しており、ム
、〜Ａｎ社アナｐグ入力信号、（１）社スキャナ回路、
（２）は演算増幅器、（３１ｔ！サンプル・ホールド増
幅器、（４）Ｆｉアナログ−ディジタル変換器。 （５）はアナログ−ディジタル変換装置、Ｘは電界効果
トランジスタ、Ｔ１〜Ｔｎハ絶縁トランス、Ｔ、。 〜Ｔ１Ｂは７１１ｉＴ駆動用パルストランス、２はツェ
ナダイオードＳＤは通常のダイオード、Ｒｆｌ抵抗。 Ｃはコンデンサである。 代理人 葛野信− 第１図 第３図 Ｃα） Ａ。 」］― （ｂ） ’Ａ几 第４図 （Ｑ） Ｔ。 〔ｂ） ｕ 十 （Ｃ） 第５図 几 第６図 几 凡策ｑ図 し２ ぺｌ 第９図
Claims (1)
- 複数チャンネルの２線式正負両極性アナログ入力信号ン
各チャンネルごとに設けられた絶縁トランスと電子スイ
ッチにより逐次時分割的に増込むスキャナ回路と、逐次
堆込まれたアナログ信号をディジタル信号に変換するア
ナログ−ディジタル変換器ンそなえたアナログ−ディジ
タル変換装置において、上記電子スイッチは各チャンネ
ル毎にｔｇ子づつ設けられた常時オフ特性エンノ・ンス
メント形電界効果トランジスタとし、そのゲート電極は
導通用パルス電圧印加用パルストランスの２次巻線の−
１に接続され、その巻線の他端は２線式の入力回路の一
方の線との間にコンデンサおよびダイオードを並列にし
たものｔ接続し、他方の線トの間Ｋｆｌコンデンサおよ
び抵抗ン並列接続したものを接続し、上記ダイオードは
電界効果トランジスタが■チャンネル型の場合巻線他端
側か正電位のとき導通する極性に接続することにエリ入
力信号の正負または大小に起因して上記電界効果トラン
ジスタン導通せしめないことン特徴とするアナログ−デ
ィジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11893682A JPS6010449B2 (ja) | 1982-07-08 | 1982-07-08 | アナログ−デイジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11893682A JPS6010449B2 (ja) | 1982-07-08 | 1982-07-08 | アナログ−デイジタル変換装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50108331A Division JPS5818679B2 (ja) | 1975-09-05 | 1975-09-05 | アナログ−デイジタルヘンカンソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5824232A true JPS5824232A (ja) | 1983-02-14 |
| JPS6010449B2 JPS6010449B2 (ja) | 1985-03-18 |
Family
ID=14748888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11893682A Expired JPS6010449B2 (ja) | 1982-07-08 | 1982-07-08 | アナログ−デイジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010449B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112008001481T5 (de) | 2007-05-29 | 2010-04-22 | Mitsubishi Electric Corp. | Analoge Eingabevorrichtung |
| US7898315B2 (en) | 2007-04-19 | 2011-03-01 | Mitsubishi Electric Corporation | Analog multiplexer with insulation power supply |
| JP2015034727A (ja) * | 2013-08-08 | 2015-02-19 | 本田技研工業株式会社 | 光軸角度検査装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03172120A (ja) * | 1989-12-01 | 1991-07-25 | Shuichi Nishizawa | 植物の包装方法、それに使用する保水材及びその製造方法 |
| KR101027835B1 (ko) | 2006-05-26 | 2011-04-07 | 미쓰비시덴키 가부시키가이샤 | 아날로그 절연 멀티플렉서 |
-
1982
- 1982-07-08 JP JP11893682A patent/JPS6010449B2/ja not_active Expired
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7898315B2 (en) | 2007-04-19 | 2011-03-01 | Mitsubishi Electric Corporation | Analog multiplexer with insulation power supply |
| DE112008001481T5 (de) | 2007-05-29 | 2010-04-22 | Mitsubishi Electric Corp. | Analoge Eingabevorrichtung |
| JPWO2008146450A1 (ja) * | 2007-05-29 | 2010-08-19 | 三菱電機株式会社 | アナログ入力装置 |
| US7990302B2 (en) | 2007-05-29 | 2011-08-02 | Mitsubishi Electric Corporation | Analog input device |
| DE112008001481B4 (de) | 2007-05-29 | 2024-11-28 | Mitsubishi Electric Corp. | Analoge Eingabevorrichtung |
| JP2015034727A (ja) * | 2013-08-08 | 2015-02-19 | 本田技研工業株式会社 | 光軸角度検査装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6010449B2 (ja) | 1985-03-18 |
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