JPS5825737A - Ｆｍステレオ復調回路 - Google Patents
Ｆｍステレオ復調回路Info
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- JPS5825737A JPS5825737A JP12461181A JP12461181A JPS5825737A JP S5825737 A JPS5825737 A JP S5825737A JP 12461181 A JP12461181 A JP 12461181A JP 12461181 A JP12461181 A JP 12461181A JP S5825737 A JPS5825737 A JP S5825737A
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- 208000030514 Leukocyte adhesion deficiency type II Diseases 0.000 abstract description 4
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
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- 230000035945 sensitivity Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04H—BROADCAST COMMUNICATION
- H04H40/00—Arrangements specially adapted for receiving broadcast information
- H04H40/18—Arrangements characterised by circuits or components specially adapted for receiving
- H04H40/27—Arrangements characterised by circuits or components specially adapted for receiving specially adapted for broadcast systems covered by groups H04H20/53 - H04H20/95
- H04H40/36—Arrangements characterised by circuits or components specially adapted for receiving specially adapted for broadcast systems covered by groups H04H20/53 - H04H20/95 specially adapted for stereophonic broadcast receiving
- H04H40/45—Arrangements characterised by circuits or components specially adapted for receiving specially adapted for broadcast systems covered by groups H04H20/53 - H04H20/95 specially adapted for stereophonic broadcast receiving for FM stereophonic broadcast systems receiving
- H04H40/72—Arrangements characterised by circuits or components specially adapted for receiving specially adapted for broadcast systems covered by groups H04H20/53 - H04H20/95 specially adapted for stereophonic broadcast receiving for FM stereophonic broadcast systems receiving for noise suppression
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D1/00—Demodulation of amplitude-modulated oscillations
- H03D1/22—Homodyne or synchrodyne circuits
- H03D1/2209—Decoders for simultaneous demodulation and decoding of signals composed of a sum-signal and a suppressed carrier, amplitude modulated by a difference signal, e.g. stereocoders
- H03D1/2236—Decoders for simultaneous demodulation and decoding of signals composed of a sum-signal and a suppressed carrier, amplitude modulated by a difference signal, e.g. stereocoders using a phase locked loop
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Stereo-Broadcasting Methods (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、コンポラット信号に掛合されるべき被乗数
信号を、抵抗ラダー回路とアナログスイッチとの組合せ
によって形成するようにしたＦＭステレオ復調回路に係
わり、特に上記抵抗ラダー回路として、梯子形’ＩＩＮ
回路を使用し、これによりスイッチングによる出力波形
歪を減少させたＦＭステレオ復関回路に関する。
信号を、抵抗ラダー回路とアナログスイッチとの組合せ
によって形成するようにしたＦＭステレオ復調回路に係
わり、特に上記抵抗ラダー回路として、梯子形’ＩＩＮ
回路を使用し、これによりスイッチングによる出力波形
歪を減少させたＦＭステレオ復関回路に関する。
先に、本出願人は特願昭５５−１６７７４４号等におい
て、コンポラット信号に掛合されるべき被乗数信号を、
抵抗ラダー回路とアナログマルチプレクサとの組合せに
よって、形成するようにしたステレオ復調回路を提案し
ている。
て、コンポラット信号に掛合されるべき被乗数信号を、
抵抗ラダー回路とアナログマルチプレクサとの組合せに
よって、形成するようにしたステレオ復調回路を提案し
ている。
第１図は、このようなＦＭステレオ復ｌＩ回路の一例を
示すものである。同図において、入力端子ＩＮに供給さ
れるコンポジット信号Ｃ（ｔ）は、抵抗Ｒ１〜Ｒ７から
なる直列形の抵抗ラダー＠路１３の両端に印加される。
示すものである。同図において、入力端子ＩＮに供給さ
れるコンポジット信号Ｃ（ｔ）は、抵抗Ｒ１〜Ｒ７から
なる直列形の抵抗ラダー＠路１３の両端に印加される。
抵抗ラダー回路１３の各分圧出力は、アナログスイッチ
ＳＷ１〜ＳＷ８を介して、左側の出力端子０ＵＴＬへ出
力され、またアナログスイッチＳＷ１′〜ＳＷ８ ′を
介して右側の出力端子０（ＪＴＲへ出力される。
ＳＷ１〜ＳＷ８を介して、左側の出力端子０ＵＴＬへ出
力され、またアナログスイッチＳＷ１′〜ＳＷ８ ′を
介して右側の出力端子０（ＪＴＲへ出力される。
一方、アナログスイッチＳＷ１〜ＳＷ８およびアナログ
スイッチＳＷ１ ”〜５Ｗａ−は、デコーダ５（ＤＱＯ
−Ｑ７出りにょ−）ｒＯＮ、ＯＦＦ制御される。デコー
ダ５は、８ＣＤ−Ｕ／Ｄカウンタ４から出力されるＢＣ
Ｄコードを、１０進数の０〜７に対応させて変換する。
スイッチＳＷ１ ”〜５Ｗａ−は、デコーダ５（ＤＱＯ
−Ｑ７出りにょ−）ｒＯＮ、ＯＦＦ制御される。デコー
ダ５は、８ＣＤ−Ｕ／Ｄカウンタ４から出力されるＢＣ
Ｄコードを、１０進数の０〜７に対応させて変換する。
ＢＣＤ−Ｕ／Ｄカウンタ４は、ＲＳフリップフロップ６
の出力を受けて、デコーダ５のＱＯ比出力立ち上がりで
、カウントアツプ動作し、またデコーダ５の０７出力の
立ち上がりで、カウントダウン動作にそれぞれ切替−−
される。
の出力を受けて、デコーダ５のＱＯ比出力立ち上がりで
、カウントアツプ動作し、またデコーダ５の０７出力の
立ち上がりで、カウントダウン動作にそれぞれ切替−−
される。
ナントゲート７．８および９は、Ｒｓフリップフロップ
６の４．０出カ、更にデコーダ５の０３゜Ｑ４出力に基
づいて、第２図に示すごとき７６ＫＨ１のクロックパル
スを形成する。このクロック下 パルスは、それぞれ瞥形フリップ７０ツブとして動作す
るように構成されたＤ形フリップ７０ツブ１０および１
１を介して１／４分周された後、フェイズディテクタ（
以下、単にＰＤと言う）１の一方の入力に供給される。
６の４．０出カ、更にデコーダ５の０３゜Ｑ４出力に基
づいて、第２図に示すごとき７６ＫＨ１のクロックパル
スを形成する。このクロック下 パルスは、それぞれ瞥形フリップ７０ツブとして動作す
るように構成されたＤ形フリップ７０ツブ１０および１
１を介して１／４分周された後、フェイズディテクタ（
以下、単にＰＤと言う）１の一方の入力に供給される。
ＰＤｌの他方の入力には、コンポラット信号から抽出さ
れた１９ＫＨｚのパイロット信号が供給されている。そ
して、ＰＤｌの両入力の位相が一致した場合、ＰＤｌか
ら出力される所定の出力によって、ローパスフィルタを
介して、電圧制御式可変発振回路（以下、単にｖＣＯと
言う）３の発信周波数が制御され、いわゆるフェイズ・
ロックド・ループによってｖＣＯ３の発振周波数は５３
２ＫＨｚにロックされる。
れた１９ＫＨｚのパイロット信号が供給されている。そ
して、ＰＤｌの両入力の位相が一致した場合、ＰＤｌか
ら出力される所定の出力によって、ローパスフィルタを
介して、電圧制御式可変発振回路（以下、単にｖＣＯと
言う）３の発信周波数が制御され、いわゆるフェイズ・
ロックド・ループによってｖＣＯ３の発振周波数は５３
２ＫＨｚにロックされる。
以上の構成によれば、ｖＣＯ３からは第２図に示す如＜
５３２ＫＨｚのクロック信号が出力され、＊たデコーダ
５からは第２ＷＪに示す如くスイッチングパルスが供給
される。そして、デコーダ５の出力端子ＱＯ−０７より
出力されるスイッチングパルスは、抵抗ラダー回路１３
における各分圧出力の中で、互いに上下対称な位置にあ
る分圧出力にそれぞれ接続されたアナログスイッチ、す
なわちＳＷｌと５Ｗ１−、ＳＷ２と５Ｗ２−、ＳＷ３と
ＳＷ３ ′に対して同時に供給される。
５３２ＫＨｚのクロック信号が出力され、＊たデコーダ
５からは第２ＷＪに示す如くスイッチングパルスが供給
される。そして、デコーダ５の出力端子ＱＯ−０７より
出力されるスイッチングパルスは、抵抗ラダー回路１３
における各分圧出力の中で、互いに上下対称な位置にあ
る分圧出力にそれぞれ接続されたアナログスイッチ、す
なわちＳＷｌと５Ｗ１−、ＳＷ２と５Ｗ２−、ＳＷ３と
ＳＷ３ ′に対して同時に供給される。
この結果、抵抗１３の両端に、仮に一定の電圧を印加し
て、出力端子０ＵＴＬおよび０ＵＴＲに被乗数信号を出
力させたものと仮定すれば、第２図に示す如く、出力端
子０ＵＴＬには、被乗数信号として５Ｌ（ｔ）が、また
右側出力端子０ＵＴＲには、被乗数信号としてＳＲ（ｔ
）が出力される。
て、出力端子０ＵＴＬおよび０ＵＴＲに被乗数信号を出
力させたものと仮定すれば、第２図に示す如く、出力端
子０ＵＴＬには、被乗数信号として５Ｌ（ｔ）が、また
右側出力端子０ＵＴＲには、被乗数信号としてＳＲ（ｔ
）が出力される。
図から明らかなように、これらの被乗数信号は、それぞ
れ３８ＫＨｚの周波数を有し、かつ互いに１８０度の位
相差を有する。またこれらの被乗数信号ＳＬ （ｔ ）
、 ＳＲ（ｔ ）の波形は、抵抗ラダー回路１３を構成
する抵抗Ｒ１〜Ｒ７の値を適当に定めることにより、任
意の波形に設定することができる。
れ３８ＫＨｚの周波数を有し、かつ互いに１８０度の位
相差を有する。またこれらの被乗数信号ＳＬ （ｔ ）
、 ＳＲ（ｔ ）の波形は、抵抗ラダー回路１３を構成
する抵抗Ｒ１〜Ｒ７の値を適当に定めることにより、任
意の波形に設定することができる。
第３図は、各抵抗値Ｒ１〜Ｒ７の値を以下の如くに設定
して、被乗数信号ＳＬ （ｔ ） 、 ＳＲ＜ｔ ）波
形をそれぞれ正弦波状にした場合である。
して、被乗数信号ＳＬ （ｔ ） 、 ＳＲ＜ｔ ）波
形をそれぞれ正弦波状にした場合である。
Ｒ１−８７−ＩＫΩ
Ｒ２−Ｒ６−２にΩ
Ｒ３−Ｒ５−３にΩ
Ｒ４−４にΩ
第４図は、被乗数信号として第３図に示す如き、正弦波
を使用した場合における、復調出力（感度）の各周波数
成分を示すグラフである。第４図から明らかなように、
ω−３８ＫＨ２とすると、基本波ωの成分に対して、３
次真調波３ωの成分は、４０ｄＢも減衰させることがで
きるのである。
を使用した場合における、復調出力（感度）の各周波数
成分を示すグラフである。第４図から明らかなように、
ω−３８ＫＨ２とすると、基本波ωの成分に対して、３
次真調波３ωの成分は、４０ｄＢも減衰させることがで
きるのである。
このように、このステレオ復！１回路によれば、乗算手
段として、非直線性能動素子を使用した従来例と興なり
、コンポジット信号に対して任意の波形を有する信号を
正確に乗算することができ、従って上記分圧レベル数を
より増大して階段波の信号の波形をより正弦波に近付け
るように構成すれば、理想的なステレオ復調動作を行な
わせることができる。
段として、非直線性能動素子を使用した従来例と興なり
、コンポジット信号に対して任意の波形を有する信号を
正確に乗算することができ、従って上記分圧レベル数を
より増大して階段波の信号の波形をより正弦波に近付け
るように構成すれば、理想的なステレオ復調動作を行な
わせることができる。
また、この復調回路によれば前述の如く３次。
５次等の低次高調波成分を著しく低減させることができ
るため、復調回路全段にコンポジット信号から、これら
の成分を除去するためのフィルタ等を設けることが不要
となり、これによりステレオセパレーションの周波数依
存性をも解決することができる等の種々の利点があった
。
るため、復調回路全段にコンポジット信号から、これら
の成分を除去するためのフィルタ等を設けることが不要
となり、これによりステレオセパレーションの周波数依
存性をも解決することができる等の種々の利点があった
。
ところが、このＦＭステレオ復調回路にあっては、アナ
ログスイッチＳＷ１〜ＳＷ８．８Ｗ１−〜５Ｗ８−をそ
れぞれ択一的にＯＮさせて、抵抗ラダー回路１３の各分
圧出力を左右の端子ＯＵＴ構成する各抵抗とにより構成
される時定数！！路によって、各アナログスイッチのス
イッチング動作に遅れが生ずるという問題があった。す
なわち、この復調回路において、各アナログスイッチの
立ち上がり、立ち下がりの連れ等によって、復調出力に
波形歪を生ずるという問題がある。
ログスイッチＳＷ１〜ＳＷ８．８Ｗ１−〜５Ｗ８−をそ
れぞれ択一的にＯＮさせて、抵抗ラダー回路１３の各分
圧出力を左右の端子ＯＵＴ構成する各抵抗とにより構成
される時定数！！路によって、各アナログスイッチのス
イッチング動作に遅れが生ずるという問題があった。す
なわち、この復調回路において、各アナログスイッチの
立ち上がり、立ち下がりの連れ等によって、復調出力に
波形歪を生ずるという問題がある。
更に、この復Ｗ回路においては、各アナログスイッチを
択一的に動作させることが必要であるため、必ずＢＣＤ
カウンタの出力側に紘デコーダを設けなければならず、
この結果抵抗ラダー回路の抵抗素子の数が増大すると、
デコーダの構成が極めて複雑なものとならざるを得ず、
コストアップに繋がるという問題もある。
択一的に動作させることが必要であるため、必ずＢＣＤ
カウンタの出力側に紘デコーダを設けなければならず、
この結果抵抗ラダー回路の抵抗素子の数が増大すると、
デコーダの構成が極めて複雑なものとならざるを得ず、
コストアップに繋がるという問題もある。
この発明は上記の問題を解決するためになされたもので
、その目的とするところはこの種抵抗ラダー回路とアナ
ログスイッチとを用いてなるＦＭステレオ復調＠路にお
いて、スイッチングによる出力波形歪を減少させ、かつ
回路構成を簡単化してコストダウンを可能とすることに
ある。
、その目的とするところはこの種抵抗ラダー回路とアナ
ログスイッチとを用いてなるＦＭステレオ復調＠路にお
いて、スイッチングによる出力波形歪を減少させ、かつ
回路構成を簡単化してコストダウンを可能とすることに
ある。
この発明は上記のｍｖｓｔｒ＊決するために、前記抵抗
ラダー回路として、梯子形復号回路を使用したことを特
徴とするものである。
ラダー回路として、梯子形復号回路を使用したことを特
徴とするものである。
以下に、この発明の好適な一実施例を添付図面に従って
詳細に説明する。
詳細に説明する。
第５図は、この発明に係わるＦＭステレオ復調回路の構
成を示す電気向路図である。Ｗ４図において、入力端子
ＩＮに供給されるコンポジット信号Ｃ（ｔ）は、ボルテ
ージフォロア回路を構成する演算増幅１１０Ｐ１を介し
てインピーダンス変換され、次いで２つの梯子形復号回
路ＬＡＤ１．ＬＡＤ２の基準入力端子ＴＯへとそれぞれ
供給される。
成を示す電気向路図である。Ｗ４図において、入力端子
ＩＮに供給されるコンポジット信号Ｃ（ｔ）は、ボルテ
ージフォロア回路を構成する演算増幅１１０Ｐ１を介し
てインピーダンス変換され、次いで２つの梯子形復号回
路ＬＡＤ１．ＬＡＤ２の基準入力端子ＴＯへとそれぞれ
供給される。
梯子形復号回路は、符号入力端子Ｔ１〜Ｔ３に供給され
るバイナリコードによって定まる電圧を出力端子Ｔ４に
出力するもので、この例ではそれぞれ抵＊ｒ１〜ｒ６お
よび３個のアナログスイッチ８１〜Ｓ３によって構成さ
れている。
るバイナリコードによって定まる電圧を出力端子Ｔ４に
出力するもので、この例ではそれぞれ抵＊ｒ１〜ｒ６お
よび３個のアナログスイッチ８１〜Ｓ３によって構成さ
れている。
左側系統の梯子形ＩＩＪ！目ＩＬＡＤ１の符号入力端子
Ｔ１〜Ｔ３には、第６図に示す如きバイナリコードで表
されたデジタル符号式が供給されており、他方右側系統
の梯子形復号回路ＬＡＤ２の符号入力端子Ｔ１〜Ｔ３に
は、第６図に示す如く同様にバイナリコードで表された
デジタル符＠Ｂが供給されている。そして、これらのデ
ジタル符号Ａ、Ｂはそれぞれ第５図に示す如くタイミン
グ信号発生回路１５から出力される。デジタル符号Ａ。
Ｔ１〜Ｔ３には、第６図に示す如きバイナリコードで表
されたデジタル符号式が供給されており、他方右側系統
の梯子形復号回路ＬＡＤ２の符号入力端子Ｔ１〜Ｔ３に
は、第６図に示す如く同様にバイナリコードで表された
デジタル符＠Ｂが供給されている。そして、これらのデ
ジタル符号Ａ、Ｂはそれぞれ第５図に示す如くタイミン
グ信号発生回路１５から出力される。デジタル符号Ａ。
Ｂは、第６図に示す如くそれぞれ３８ＫＨ２の周波数を
有する三角波状の階段波Ｓ ＜ｔ ） 、 Ｓ （ｔ
）′において、各瞬時値の値をバイナリコードで表わし
たものに対応している。
有する三角波状の階段波Ｓ ＜ｔ ） 、 Ｓ （ｔ
）′において、各瞬時値の値をバイナリコードで表わし
たものに対応している。
タイミング信号発生回路１５は、例えば互いに対称的に
動作する２個の７ツプダウンカウンタにより構成されて
おり、これらのアップダウンカウンタのクロック入力に
は、ＰＬＬ１ｌ路１４から供給される５３２ＫＨｚのク
ロック信号が入力される。ＰＬＬ１ｌ路１４は、コンポ
ジット信＠Ｃ（ｔ＞に含まれる１９ＫＨｚのパイロット
信号と同期を取るためのものである。
動作する２個の７ツプダウンカウンタにより構成されて
おり、これらのアップダウンカウンタのクロック入力に
は、ＰＬＬ１ｌ路１４から供給される５３２ＫＨｚのク
ロック信号が入力される。ＰＬＬ１ｌ路１４は、コンポ
ジット信＠Ｃ（ｔ＞に含まれる１９ＫＨｚのパイロット
信号と同期を取るためのものである。
以上の構成によれば、梯子形復号Ｉ！１ｌＬＡＤ１゜Ｌ
ＡＤ２の各出力端子Ｔ４には、コンポラット信号Ｃ（ｔ
）と第６図に示すスイッチング信号５（ｔ）、Ｓ（ｔＭ
との乗算結果が出力される。
ＡＤ２の各出力端子Ｔ４には、コンポラット信号Ｃ（ｔ
）と第６図に示すスイッチング信号５（ｔ）、Ｓ（ｔＭ
との乗算結果が出力される。
そして、第１図〜第４図において既に説明したように、
直線形の抵抗ラダー回路を用いた場合のようなスイッチ
ングの遅れが生ずることがないため、出力端子０ＬＪＴ
Ｌ、０ＬｊＴＲに出力される左右の各復調出力は、スイ
ッチングによる波形歪が著しく減少する。
直線形の抵抗ラダー回路を用いた場合のようなスイッチ
ングの遅れが生ずることがないため、出力端子０ＬＪＴ
Ｌ、０ＬｊＴＲに出力される左右の各復調出力は、スイ
ッチングによる波形歪が著しく減少する。
すなわち、この実施例によれば、コンポジット信＠Ｃ（
ｔ ）と各スイッチング信号５（ｔ）、５（ｔ）′との
乗算を行なうに際して、梯子形復号回路ＬＡＤ１．ＬＡ
Ｄ２を用い、かつ各アナログスイッチは演算増幅器ＯＰ
Ｉの低い出力インピーダンスでドライブされているため
、第１図〜第４図に示した従来例に比べて、ここで生じ
る時定数は極めて小さくなる。すなわち、従来の回路の
場合、各アナログスイッチは抵抗ラダー回路を介してド
ライブされているため、各アナログスイッチのスイッチ
ングスピードは、このスイッチ自体の入力容量と、その
とき信号路に介挿される抵抗値によってＩｌ制されてし
まうが、本発明回路の場合には各アナログスイッチは直
接演算増幅１１０Ｐ１の出力でドライブされることに加
えて抵抗ｒ１〜ｒ６の値を小さく設定できるため、各ア
ナログスイッチの入力容量の影響は無視できるほどにな
る訳である。
ｔ ）と各スイッチング信号５（ｔ）、５（ｔ）′との
乗算を行なうに際して、梯子形復号回路ＬＡＤ１．ＬＡ
Ｄ２を用い、かつ各アナログスイッチは演算増幅器ＯＰ
Ｉの低い出力インピーダンスでドライブされているため
、第１図〜第４図に示した従来例に比べて、ここで生じ
る時定数は極めて小さくなる。すなわち、従来の回路の
場合、各アナログスイッチは抵抗ラダー回路を介してド
ライブされているため、各アナログスイッチのスイッチ
ングスピードは、このスイッチ自体の入力容量と、その
とき信号路に介挿される抵抗値によってＩｌ制されてし
まうが、本発明回路の場合には各アナログスイッチは直
接演算増幅１１０Ｐ１の出力でドライブされることに加
えて抵抗ｒ１〜ｒ６の値を小さく設定できるため、各ア
ナログスイッチの入力容量の影響は無視できるほどにな
る訳である。
更に、この実施例によれば第１図〜第４図に示した従来
例に比べて、アナログスイッチの数を大幅に減少させる
ことができるとともに、タイミング信号発生回路として
は、アップダウンカウンタの出力を直接利用することが
でき、従来例のようにアップダウンカウンタの出力をデ
コーダを介して択一信号に変換する必要がない。このた
め、この回路構成によれば、梯子形復号回路の分圧段数
を増加させたとしても、タイミング信号発生回路の構成
は比較的簡単なもので済み、これによりコストダウンも
可能となるものである。
例に比べて、アナログスイッチの数を大幅に減少させる
ことができるとともに、タイミング信号発生回路として
は、アップダウンカウンタの出力を直接利用することが
でき、従来例のようにアップダウンカウンタの出力をデ
コーダを介して択一信号に変換する必要がない。このた
め、この回路構成によれば、梯子形復号回路の分圧段数
を増加させたとしても、タイミング信号発生回路の構成
は比較的簡単なもので済み、これによりコストダウンも
可能となるものである。
なお、抵抗ｒ１〜ｒ６の値を適宜選択することによって
、スイッチング信号波形を正弦波状の階段波とすること
ができ、これにより復調比りに含まれる奇数次画調波成
分を一■減少させることは勿論である。
、スイッチング信号波形を正弦波状の階段波とすること
ができ、これにより復調比りに含まれる奇数次画調波成
分を一■減少させることは勿論である。
以上の実施例の説明でも明らかなように、この発明に係
わるＦＭステレオ復ｌＩ＠路は、ステレオ用の主チヤン
ネル信号とステレオ用の副チャンネル信号とを少くとも
含むコンポラット信号とサブキャリアの周波数を有する
スイッチング信号とを乗算する乗算回路を備えたもので
あって、しかも乗算回路としては、基準入力電圧として
前記コンポジット信号が供給された梯子形復号回路と、
前記梯子形復号回路の符号入力端子へ、サブキャリアの
周波数を基本波とする所定の階段波の各ステップの瞬時
値に対応デジタル符号を、それぞれ該当するタイミング
で供給する符号発生回路とにより構成したものであるか
ら、この種乗算器を用いたＦＭステレオ復復調絡路おけ
るスイッチングによる出力波形歪を減少させ、かつコス
トダウンを可能とするものである。
わるＦＭステレオ復ｌＩ＠路は、ステレオ用の主チヤン
ネル信号とステレオ用の副チャンネル信号とを少くとも
含むコンポラット信号とサブキャリアの周波数を有する
スイッチング信号とを乗算する乗算回路を備えたもので
あって、しかも乗算回路としては、基準入力電圧として
前記コンポジット信号が供給された梯子形復号回路と、
前記梯子形復号回路の符号入力端子へ、サブキャリアの
周波数を基本波とする所定の階段波の各ステップの瞬時
値に対応デジタル符号を、それぞれ該当するタイミング
で供給する符号発生回路とにより構成したものであるか
ら、この種乗算器を用いたＦＭステレオ復復調絡路おけ
るスイッチングによる出力波形歪を減少させ、かつコス
トダウンを可能とするものである。
第１図は先に本出願人が提案したＦＭステレオ復調ａ路
の電気回路図、第２図は同回路の各部の信号状態を示す
波形図、第３図は同回路に使用されるスイッチング信号
の波形図、第４図は同回路の復調出力に含まれる周波数
成分を示すグラフ、第５図は本発明回路の構成を示す電
気回路図、第６図は同回路における各部の信号状態を示
す波形図である。 Ｃ（ｔ）・・・・・・コンポジット信号ＬＡＤ１．ＬＡ
Ｄ２・・・・・・梯子形復号回路１４・・・・−Ｐ Ｌ
Ｌ Ｉｉｌ路 １５・・・・・・タイミング信号発生回路Ｓ （ｔ ）
、 Ｓ （ｔ ） −−−−−−−所定の艷段波特許
出願人 日本来器製造株式会社 第２図 第３図
の電気回路図、第２図は同回路の各部の信号状態を示す
波形図、第３図は同回路に使用されるスイッチング信号
の波形図、第４図は同回路の復調出力に含まれる周波数
成分を示すグラフ、第５図は本発明回路の構成を示す電
気回路図、第６図は同回路における各部の信号状態を示
す波形図である。 Ｃ（ｔ）・・・・・・コンポジット信号ＬＡＤ１．ＬＡ
Ｄ２・・・・・・梯子形復号回路１４・・・・−Ｐ Ｌ
Ｌ Ｉｉｌ路 １５・・・・・・タイミング信号発生回路Ｓ （ｔ ）
、 Ｓ （ｔ ） −−−−−−−所定の艷段波特許
出願人 日本来器製造株式会社 第２図 第３図
Claims (2)
- （１）ステレオ用の主チヤンネル信号とステレオ用の副
チャンネル信号とを少くとも含むコンポラット信号とサ
ブキャリアの周波数を有するスイッチング信号とを乗算
する乗算回路を備えたＦＭステレオ復調回路であって、
前記乗算回路は、基準入力電圧として前記コンポラット
信号が供給された梯子形信号回路と、前記梯子形復＠回
路の符号入力端子へ、サブキャリアの周波数を基本波と
する所定の階段波の各ステップの瞬時値に対応するデジ
タル符号を、それぞれ咳当するタイミングで供給する符
号発生回路とからなることを特徴とするＦＭステレオ復
調回路。 - （２）前記所定の鴎段波は、略三角波乃至正弦波状のエ
ンベロープを有することを特徴とする特許請求の範囲第
１項に記載のＦＭステレオ復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12461181A JPS5825737A (ja) | 1981-08-08 | 1981-08-08 | Ｆｍステレオ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12461181A JPS5825737A (ja) | 1981-08-08 | 1981-08-08 | Ｆｍステレオ復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5825737A true JPS5825737A (ja) | 1983-02-16 |
Family
ID=14889708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12461181A Pending JPS5825737A (ja) | 1981-08-08 | 1981-08-08 | Ｆｍステレオ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5825737A (ja) |
-
1981
- 1981-08-08 JP JP12461181A patent/JPS5825737A/ja active Pending
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