JPS5826226B2 - 選択信号再生回路 - Google Patents

Description

【発明の詳細な説明】 発明の背景 （ｉ） 技術分野 本発明は選択信号の走査値を表わす２進信号素子Ａおよ
びＺの等時性信号より選択信号を再生する回路であり、
前記走査値は選択信号内の信号の転移に関連する所定位
置を有する走査瞬時において導出されたものであり、か
つ前記等時性信号をバッファ受信メモリに供給するよう
にした選択信号再生回路に関するものである。

本発明は例えばとくにＣＣＩＴＴＢタイプ信号方式のよ
うなスタートストップ電信信号およびその付属の選択信
号の符号および速度従属多重化分野に応用し得るもので
ある。

上述のＣＣＩＴＴ Ｂタイプ信号方式においては選択信
号は所定の基準限界を与えられたダイヤルパルスで、パ
ルスのメーク・ブレーク比カ６０／４０を標準とするも
ので構成される。

ＣＣＩＴＴ勧告ＲＩＯＩ（参考ＤＩ）によれば等時性（
アイソクロナス）信号内のダイヤルパルスは２，３また
は４ビツトのＡと、少くとも１ビツトのＺで表される。

ここにおいてＡはスタート極性で、Ｚはストップ極性で
ある。

（：ｉ）従来技術の説明 基準Ｄ１によれば等時性信号より到来するダイヤルパル
スはＣＣＩＴＴ勧告Ｕ２勧告単２２）によって再生され
る必要がある。

この上述の勧告Ｕ２によればダイヤルパルスの特性は下
記の限界内に収まるようにする必要がある。

・速度：９−１１パルス／秒 ・ｚ：Ａ比１：１．２ないし１：１．９ これより次が導かれる。

・極性Ａの間隔４９．６−７２．８ｍｓ （ミリ秒）・
極性Ｚの間隔３１．４−５０．５ｍｓ 極性極性間隔を４１ ｍｓの固定期間で再生し、極性Ａ
の間隔を上限下限の両限界が５０ｍ５および７０ｍ５と
なるような可変期間で再生することにより上の要求は満
足することができる。

かくすると受信極性の間隔の長さが変化することにより
ビットＡおよびＺの変動は打消される。

これに対しては受信ビットＡおよびＺを蓄積するバッフ
ァメモリを使用することが必要であり、極性ＡおよびＺ
の測定間隔を有する信号を再生信号出力に供給する。

発明の要約 本発明は等時性信号内の選択信号の対応値を表わす連続
ビットＡおよびＺの数を大巾に変えうるようにした受信
等時性信号より選択信号を再生するバッファメモリを有
する再生回路を得ることをその目的とする。

とくに本発明回路によれば、２゜３または４ビツトのＡ
と１，２または３ビツトのＺを収容でき、これよりＣＣ
ＩＴＴ勧告Ｕ２勧告単２る選択信号を再生できる。

例えば極性Ｚの間隔を固定期間（４１ｍｓ）で、また極
性Ａの間隔を２つの限界（５０ｍｓと７０ ｍｓ ）間
の可変期間で再生することによりこれを満足させること
ができる。

本発明の特徴は特許請求の範囲に記載の如くである。

参考事項 Ｄｌ ：ＣＣＩＴＴ勧告ＲＩＯＩ Ｄ２：ＣＣＩＴＴ ／／ Ｕ２ 実施例の説明 （ｉ） 第１図のブロック図 以下図面により本発明を説明する。

第１図において、ＣＣＩＴＴ勧告ＲＩＯＩに基づく１チ
ヤネルの等時性信号が信号人力１により受信され、また
対応するクロックパルス信号がクロック人力２に受信さ
れるものとする。

送信速度は５０ボーとする。

等時性信号は上述の勧告基準によりこれよりやや早い速
度を有し、８ イア°°７°１−″速″７・対０１６素“ゞ６１１９・
ｎｍｓである。

等時性信号を受信するとそのビットは双安定メモリ３内
に蓄積される。

このメモリ３の出力をバッファメモリ４の入力４−１に
接続し、クロック信号を入力４−２および４−３に供給
する。

入力４−２に供給されたクロック信号は３つの段ｂ’ｌ
、ｂ２．ｂ３を有するシフトレジスタ５への情報ビット
の書込を制御する。

この情報ビットは常にシフトレジスタ５の第１段ｂ１に
入り、入力４−２の各クロックパルスによりこのビット
は１つの段より後位段ヘシフトされる。

これらの情報ビットはアドレスレジスタ６の制御により
マルチプレクサ７によって各段ｂ１゜ｂ２またはｂ３よ
り読出される。

読出されたビットはクロックパルスが入力４−５に供給
された後に出力４−４に現れる。

マルチプレクサ７はシフトレジスタ５よりのこれらの３
つのビットを受信し、またアドレスレジスタ６より倒れ
のビットを選択すべきかを表示する制御信号を受信する
。

アドレスレジスタ６はリニアカウンタの形態で構成し、
４つの段０，１．２，３を有し、初めの２つの段０，１
の出力を組合せて１つの出力とする。

このカウンタの出力はマルチプレクサ１の制御信号を供
給する。

アドレスレジスタ６の各段の１つに２進符号ｎ １ ｕ
が存する。

入力４−３に加わるクロックパルスはこの２進符号ｅＴ
１ ｊ？を１位置づつ左ヘシフトさせるが、最終段３
より先へはシフトさせない。

入力４−５に加わるクロックパルスはこの２進符号”１
”を１位置づつ右ヘシフトさせるが、第１段０より先へ
はシフトさせない。

比較的高い周波数（Ｉ ＫＨｚ ）の静止状態クロック
パルスをクロック人力４−５に供給する。

これによると静止状態においてはシフトレジスタ５の段
ｂ１のビットが常に出力４−４に現れる。

バッファメモリ４はさらにセット人力４−６゜４−７．
４−８を有し、これらはアドレスレジスタ６の段１，２
．３に直接接続されている。

これらの入力に供給されるセット信号によってこのアド
レスレジスタ６を特定の状態に直にセットすることがで
きる。

出力４−４を双安定メモリ８に接続し、これには入力４
−５に供給するクロック信号を供給する。

この双安定メモリ８の出力は第１図示の回路の全体の出
力９を構成する。

本回路が静止状態にあるときはシフトレジスタ５の段ｂ
１内のビットの極性を有する信号がこの出力９に現われ
る。

出力９に２３０ ｍｓ以上極性Ａが生ずればこれは接続
が遮断されたことを意味し、さらにいわゆる゛信号フェ
ース″の開始を意味する。

極性Ａの静止状態を検出する検出器１０を出力９に接続
する。

検出器１０の出力を信号フェースの開始を検出する装置
１１の入力１１−１に接続する。

装置１１の第２人力１１−２を送信器の対応装置（図示
せず）の出力に接続する。

この送信器は反対方向の信号伝送に用いられるものであ
る。

装置１１が倒れかの信号方向に対し極性Ａが２３０ ｍ
ｓにわたって送られたことを検出すると双安定メモリ１
２が゛信号フェース″状態にセットされ、この状態でこ
れより出力１２−１に信号が送出される。

倒れかの信号方向においてストップ・スタート転移が生
ずればこの信号フェースは終結し、かつ他方の信号方向
に一定のストップ極性が送出される。

出力９に接続したそれぞれの検出器１５および１６によ
ってＺ−ＡおよびＡ−Ｚ転移を検出する。

信号フェースの終り（これは情報フェースの開始に等し
い）を検出する装置１４は次のものを受信する。

・入力１４−１に検出器１３の出力信号、・入力１４−
２に他の信号送出方向に対し設けである送信器の対応の
検出器の出力信号、・入力１４−３に検出器１５の出力
信号、・入力１４−４に他の信号送出方向に対し設けで
ある送信器の対応の検出器の出力信号。

装置１４が１つの信号送出方向においてＺＡ転移を検出
し、他の信号送出方向において一定のＺ極性が送出され
れば双安定メモリー２は”情報フェース″にリセットさ
れ、この場合これより信号が出力１２−２に供給される
。

■ ７百ユニツト（２０ｍｓ６素子で、ストップ素子３０ｍ
５）の電信キャラクタが送信されるこの情報フェースに
おいて双安定メモリー２は走査瞬時カウンター８に付属
しているスタート回路１７を動作させる。

スタート回路１７が起動するとこれは検出器１５よりの
出力信号に感応性を有するようになる。

この出力信号は検出されたＺ−Ａ転移を表示する。

検出器１５がＺ−Ａ転移を検出した後はスタート回路１
７はカウンター８を調整し、位置数１をカウントするよ
うにし、これによりゲート１９への阻止信号を除き、ま
たＡＮＤゲート２１を通じゲート２０を解放する。

これと同時に検出器１５はカウンタ２３を調整し、セッ
ト回路２２を通じ位置番号１１をカウントするようにす
る。

このカウンタ２３はクロック人力２４を通じ繰返えし速
度ＩＫＨｚのクロックパルスを供給される。

このカウンタ２３は３０のカウント位置を有し、カウン
ト位置１１に調整されると、カウント位置番号３０より
カウント位置番号１ヘカウンタがスイッチ転換する前に
２０クロツクパルスを受信する。

この転換に続きゲート２０および１９を通じてカウンタ
ー８にクロックパルスが送られ、またＯＲゲート２５お
よび２６を通じバッファメモリ４のクロック人力４−５
と双安定メモリ８にクロツクパルスが供給される。

このクロックパルスによりバッファメモリ４より１つの
ビットが読出され双安定メモリ８に入る。

これと同様の動作を継続し、バッファメモリ４は走査工
程を開始するＺ−Ａ転移より相対的に２０．４０，６０
，８０，１００，１２０および１４５ｍ５だけシフトし
ている瞬時に読出される。

これは電信キャラクタの通常の走査プロセスである。

１２０ｍ５の走査瞬時の後の時間２５ｍ５は、この瞬時
にカウンタ２３がセット回路２７を通じ位置番号６を読
出すようにして測定し得る。

他の走査瞬時は常にセット回路２２を使用する。

第７走査パルスの後カウンタ１８は静止状態Ｒとなり、
これによってゲート１９は閉じる。

これにより１つのキャラクタの走査工程は終結し、次の
Ｚ −Ａ転移を検出すれば新規の走査工程の開始が可能
となる。

入力２４のクロックパルスはＡＮＤゲート２８によって
検出器１０の出力信号および双安定メモリ１２の出力１
２−１と結合する。

入力２４のクロックパルスはさらにＡＮＤゲ゛−ト２９
において検出器１３の出力信号と結合する。

ＡＮＤゲート２８および２９の出力をＯＲゲート３０に
加え、ＯＲゲート２５．２６を通じクロック人力４−５
に加える。

このようにすることによりバッファメモリ４は情報フェ
ースにおいて一定のＡまたはＺ極性が受信され、また信
号フェースにおいて一定のＺ極性が受信される場合、比
較的に高い周波数で読出される。

これにより段ｂ１は出力信号の供給を継続し、走査工程
を開始する信号転移は受信後急速に検出され得る。

検出器１３が出力信号を供給するときにのみ検出器１５
が感応性を有することに注意すべきであり、このためＺ
−Ａ転移は前位に一定の期間のＺ極性があるときにの
み検出し得る。

以下の説明においては双安定メモリ１２は信号フェース
（出力１２−１に信号）を表わし、初めに一定のＺ極性
が受信され、これに続いてダイヤルパルスの連続が受信
される状態、すなわちシフトレジスタの段ｂ３が出力信
号を供給するものとする。

既に述べたようにバッファメモリ４は高速で読出され、
検出器１５が作動する。

双安定メモリ１２はカウンタ３３および３４にそれぞれ
付属している起動回路３１および３２を動作させる。

これらのカウンタ３３および３４は２つの走査瞬時を有
する縮少走査工程と、４つの走査瞬時を有する逆の走査
工程をそれぞれ制御するものである。

Ｚ−Ａ転移に応動せしめるため起動回路３１を検出器１
５に接続し、またＡ−Ｚ転移に応動せしめるため起動回
路３２を検出器１６に接続する。

Ｚ−Ａ転移が検出されると、起動回路３１はカウンタ３
３を減少走査工程に調整し、位置番号１を計数するよう
にする。

これによりゲート３５への阻止信号は除かれ、ＡＮＤゲ
ート２１よりのゲート２０への阻止信号も除かれる。

これと同時に検出器１５の出力信号はカウンタ２３を調
整し、セット回路２２を通じて位置番号１１をカウント
するようにする。

これによりカウンタ２３はカウンタ３３がゲート２０お
よび３５を通じ、Ｚ−Ａ転移後２０ｍ５後にカウント位
置番号２をカウントするように調整する。

これと同時にカウンタ２３はセット回路３７を通じカウ
ント位置番号１をカウントするように調整される。

この結果カウンタ２３は３０ｍ５後すなわちＺ−Ａ転移
より５０ ｍｓ後に走査パルスを送出し、この走査パル
スはゲート２０および３５を通じカウンタ３３を静止状
態にする。

これと同時にカウンタ２３はセット回路２２を通じカウ
ント位置番号１１に調整され、以下に説明する如くバッ
ファメモリ４によりビット組合せＺＺＡまたはＡＺＡが
検出されない限り２０ｍ５後に出力パルスを供給する。

ＡＮＤゲート３８内ではゲ゛−ト２０の出力信号に対し
ＯＲゲート３９を通じて送られるカウンタ３３のカウン
ト位置番号２を組合わせる。

ＡＮＤゲート３８の出力信号をＯＲゲート４０および２
６を通じバッファメモリ４のクロック人力４−５に供給
する。

この結果Ｚ−Ａ転移後５０ｍ５に生ずる走査パルスがバ
ッファメモリ４の読出しパルスとして動作する。

さらにＡＮＤゲ゛−ト３８の出力信号をＯＲゲート４０
を通じ検出器１６に供給し、これを作動可能とする。

カウンタ３３のカウント位置番号２はＯＲゲート３９お
よび４１を通じアドレスレジスタ６を位置番号３にセッ
トし、Ｚ−Ａ転移後５０ｍ５においてシフトレジスタ５
の段ｂ３内のビットを読出す。

段ｂ３内のこのビットがＺビットであれば検出器１６は
読出し後Ａ−Ｚ転移を検出し、他の走査工程を開始する
。

双安定メモリ１２の出力１２−１の出力信号をＡＮＤゲ
ート４２内で検出器１０の出力信号と、シフトレジスタ
５の段ｂ２の出力信号と、段ｂ１の反転信号とに結合す
る。

ＡＮＤゲート４２の出力信号を、ＯＲゲート４３を通じ
て制御人力４−７に供給し、またＯＲゲート４０および
２６を通じてクロック人力４−５に供給する。

この結果、双安定メモリ８がＺ−Ａ転移の後５０ｍ５の
間Ａ極性を供給し続け、段ｂ２がビットＺを有し、段ｂ
１がビットＡを有するならば段ｂ２内のビットＺが読出
される。

これにより検出器１６はＡ−Ｚ転移を検出する。

これはビットの組合せＺＡが段ｂ２．ｂＩ内に存するこ
とが検出されると極性Ａの期間が終ったことを意味する
。

段ｂ３．ｂ２．ｂ１内にビット組合せＺＺＡまたはＡＺ
Ａが存すると、極性Ａを有する期間は伝送基準を満足さ
せるに厳密に必要なものよりも長くはならない。

ＡＮＤゲート４４は、ＯＲゲート４５を通じ、カウンタ
３３または３４の静止状態をゲート２０の出力信号と組
合せる。

ＡＮＤゲート４４の出力信号を、ＯＲゲート４０および
２６を通じ、クロックパルス人力４−５に供給する。

ＡＮＤゲ′−ト４６はＡＮＤゲート４４の出力信号とシ
フトレジスタ５の段ｂ２の非反転出力信号とを組合せる
。

ＡＮＤゲート４７はＡＮＤゲート４４の出力信号とシフ
トレジスタ５の段ｂ２の反転出力信号を組合せる。

ＡＮＤゲ゛−ト４６および４７の出力信号を、ＯＲゲー
ト４３および５３をそれぞれ通じてセット入力４−７お
よび４−６にそれぞれ供給する。

これによってＺ−Ａ転移後７０ｍ５において、出力９に
Ａ極性が依然として存している場合には、段ｂ２内のビ
ットがＺビットであればこのビットが読出され、また段
ｂ２内のビットがＡビットであれば段ｂ１内のビットが
読出される。

この結果例れの場合にも７０ｍ５後に出力９の極性はＡ
極性よりＺ極性に転換する。

このＡ−Ｚ転移は検出器１６で検出される。

このＡ−Ｚ転移の検出後、起動回路３２はカウンタ３４
を逆走査工程に調整し、カウント位置番号１をカウント
するようにする。

これによりゲート３６は通電状態となる。

これと同時に検出器１６の出力信号によりセット回路２
２を通じてカウンタ２３をカウント位置番号１１を計数
するように調整する。

これは次の如き結果を生ずる。

すなわちカウンタ２３は２０ ｍｓ後に出力パルスを供
給し、これによりゲート２０および３６を通じカウンタ
３４をカウント位置番号２に調整する。

これと同時にカウンタ２３はセット回路４８を通じカウ
ント位置番号１０に調整される。

この結果、２１ｍ５後、すなわちＡ−Ｚ転移後４ ｌ
ｍｓ後にカウンタ２３は出力パルスを供給し、この出力
パルスはゲート２０および３６を通じカウンタ３４をカ
ウント位置番号３に調整する。

これと同時にカウンタ２３はセット回路２２を通じカウ
ント位置番号１１に調整される。

ＡＮＤゲート４９はカウンタ３４のカウント位置番号２
をゲート２０の出力信号と組合せ論理積をとる。

ＡＮＤゲート４９の出力信号をＯＲゲート２６を通じク
ロック人力４−５に供給する。

ＡＮＤゲート５０によりカウンタ３Ａのカウント位置番
号２をシフトレジスタ５の段ｂ３の反転出力信号と組合
せる。

ＡＮＤゲート５０の出力信号はＯＲゲート４１を通じセ
ット入力４８に供給する。

ＡＮＤゲート５１によりカウンタ３４のカウント位置番
号２をシフトレジスタ５の段ｂ３の出力信号と、シフト
レジスタ５の段ｂ２の反転出力信号とに組合せる。

ＡＮＤゲート５１の出力信号をＯＲゲート４３を通じセ
ット人力４−１に供給する。

ＡＮＤゲート５２によりカウンタ３４のカウント位置番
号２をシフトレジスタ５の段ｂ２およびｂ３の出力信号
と組合せる。

ＡＮＤゲート５２の出力信号をＯＲゲート５３を通じセ
ット人力４−６に供給する。

かくするとＡ−Ｚ転移後４１ｍ５後にシフトレジスタ５
の段ｂ３．ｂ２またはｂｌがカウンタ２３の出力パルス
によりまたどこでＡビットが最初に見出されるかに応じ
て読出される。

Ａビットを出力９に読出せばＺ−Ａ転移が生ずる。

Ａビットが読出されない場合には段ｂ１のＺビットが次
の如くして読出される。

ＡＮＤゲート５４によりカウンタ３４のカウント位置番
号２とゲート２０の出力信号とＯＲゲート５５の反転出
力信号を組合せる。

後者のＯＲゲート５５はＡＮＤゲート５０，５１．５２
の出力信号を組合せる。

ＡＮＤゲート５４の出力信号をカウンタ３４およびカウ
ンタ２３のリセット入力に供給する。

この結果Ａ−Ｚ転移より４１ ｍｓ後にシフトレジスタ
５の伺れの段にもビットＡが存しない場合、カウンタ３
４は静止状態Ｈに調整され、カウンタ２３は位置番号３
０に調整される。

以後はバッファメモリ４は再び高速で読出され、段ｂ１
は出力信号を供給する。

Ａ−Ｚ転移後４１ｍ５にビットＡがバッファメモリ４に
存すると出力９にＺ−Ａ転移が生じ、カウンタ２３はそ
の後２ Ｏｍｓ後に出力パルスを供給し、これによって
ゲート２０および３６を介しカウンタ３４をカウント位
置番号４に調整する。

これと同時にセット回路３７を通じカウンタ２３はカウ
ント位置番号１に調整され、３０ｍ５後すなわちＺ−Ａ
転移後５０ｍ５後に出力パルスを発生せしめる。

この出力パルスはゲート２０および３６を通じカウンタ
３４を静止状態Ｒにセットする。

ＡＮＤゲ゛−ト３８はゲ゛−ト２０の出力信号をＯＲゲ
ート３９を通じてカウンタ３４のカウント位置番号４と
組合せる。

ＡＮＤゲート３８の出力信号をＯＲゲート４０および２
６を通じクロック人力４−５に供給する。

これによってカウンタ２３の出力パルスもバッファメモ
リ４の読出しパルスとして作用する。

ここにおいて受信器の状態は第１Ｚ−Ａ転移の検出後５
０ｍ５と正確に同じとなり、受信器は正確に同じに動作
する。

各ダイヤルパルスは上述の如くして再生され、Ａ極性の
期間が５０ ｍｓと７０ ｍｓの間で変化し、Ｚ極性は
４１ ｍｓの持続時間の固定期間となる。

（１ｉ）受信器のフローチャート 次で第２図により受信器のフローチャートを説明する。

第２図においてＰＲ−１，ＰＲ−２はカウンタ２３によ
り制御される減少した走査工程ＰＲの第１および第２位
相を示す。

ＰＩ−１、ＰＩ−２，ＰＩ−３，ＰＩ−４はカウンタ３
４によって制御される反転走査工程の第１、第２、第３
、第４位相を示す。

一般にＲは静止状態を示す。

次の時間的順序による動作説明および受信器の状態は番
号を付したダイヤモンド形に対応する。

一般に動作は倒れの機能を遂行すべきかを表示する（マ
クロの）指令の形で表わしである。

本装置はかかる指令を遂行するために構成されている。

このような動作機能の時間チャートと対応する受信器の
状態は一般の順番プログラム論理回路、例えば付属のメ
モリおよび周辺機器を具えた市販のマイクロプロセッサ
、１例としてシグネテイクス２６５０（商品名）により
実現することができる。

機能 説明 ０− ２極性の静止状態 カウンタ（ＰＲおよびＰＩ）静止状態３３ 、３４アド
レスレジスタを位置番号３にセット６バツフアメモリの
高速読出し４ Ｚ−Ａ転移に応じ検出器用意１５ １− Ｚ−Ａ転移検出１５ カウンタＰＲの位置番号１へのセット３３分周器の位置
番号１１へのセット２３ −２− 分周器より出力パルス供給２３ カウンクＰＲの位置番号２へのセット３３分周器の位置
番号１へのセット２３ ３− 分周器が出力パルス供給２３ アドレスレジスタの位置番号３へのセット６バツフアメ
モリ（段ｂ３）の読出し４ −４〜 ５− − 一 カウンタＰＲの静止状態Ｒへのセット３３分周器の位置
番号１１へのセット２３ 検出器のＡ−Ｚ転移の応動用意１６ ・・・段ｂ３内のビットがＺビットの場合Ａ−Ｚ転移の
検出１６ カウンタＰＩの位置番号１へのセット３４Ａ極性の静止
状態 ・・・段ｂ２内のビットがＺビットであり、段ｂｌ内の
ビットがＡビットの場合４２ アドレスレジスタの位置番号２へのセット６バツフアメ
モリ（段ｂ２）の読出し４ Ａ−Ｚ転移の検出１６ カウンタＰＩの位置番号１へのセット３４分周器の位置
番号１１へのセット２３ 分周器が出力パルス供給２３ ・・・段ｂ２内のビットがＺビットの場合４６アドレス
レジスタを位置番号２にセット６・・・段ｂ２内のビッ
トがＡビットの場合４７アドレスレジスタを位置番号１
にセット６バツフアメモリの読出しく段ｂ２またはｂｌ
）Ａ−Ｚ転移の検出１６ カウンタＰＩの位置番号１へのセット３４分周器の位置
番号１１へのセット２３ 分周器より出力パルスの供給２３ カウンタＰＩの位置番号２へのセット３４分周器の位置
番号１０へのセット２３ 分周器が出力パルス供給２３ ・・・段ｂ３内のビットがＡビットの場合５０アドレス
レジスタを位置番号３にセット６・・・段ｂ３内のビッ
トがＺビットで５１段ｂ２内のビットがＡビットの場合 アドレスレジスタを位置番号２にセット６・・・段ｂ３
内のビットと段ｂ２内のビットがＺビットの場合５２ アドレスレジスタを位置番号１にセット６バツフアメモ
リ（段ｂ３．ｂ２またはｂｌ）の読出し４ カウンタＰＩの位置番号３へのセット３４分周器の位置
番号１１へのセット２３ ・・・段ｂ３内のビットと、段ｂ２内のビットと、段ｂ
ｌ内のビットがＺビットの場合５５カウンタＰＩの静止
状態Ｒへのセット３４分周器の位置番号３０へのセット
２３ ８−一〇−と同じ −９−分周器が出力パルスの供給２３ カウンタＰＩの位置番号４へのセット３４分周器の位置
番号１へのセット２３ −ｉｏ−分周器が出力パルスを供給２３ カウンクＰＩの静止状態Ｒへのセット３４以下−３−と
同じに進行 −１１−−４−と同じに進行 −１２−−５−と同じに進行

【図面の簡単な説明】

第１図は本発明の１例を示すブロックダイヤグラム、第
２図は本発明装置の動作フローチャートである。

Claims (1)

1. 【特許請求の範囲】 １ 制御用選択信号内の信号転移に関連して定まるサン
   プル瞬時においてサンプルされたサンプル値を表わすス
   タート極性Ａとストップ極性Ｚとの２進信号素子の制御
   用選択信号を等時性信号より再生するため、等時性信号
   を供給するバッファ受信メモリを含んだ制御用選択信号
   再生回路において、 ａ）該受信メモリの出力におけるＺ−Ａ転移を検出する
   構成、 ｂ）上記Ｚ−Ａ転移の検出に応じ、少くとも第１所定期
   間だけ回路の出力に対しＡ極性を制御信号として供給す
   る構成、 Ｃ）前記第１所定期間の後前記受信メモリの出力の極性
   を検出する構成、 ｄ）上の回路によりＺ極性が検出されたとき、Ａ極性に
   代えてＺ極性を再生回路の出力に供給し、Ａ極性がメモ
   リの出力に現われるまでＺ極性の供給を続け、Ａ極性が
   現われたときはａ）の回路の動作に戻るようにした構成
   、 ｅ）前記Ｃ）の回路でＺ極性が検出されないときは、再
   生回路の出力はＡ極性の供給を最大で第２の所定期間だ
   け継続し、 ｆ）前記第２の所定期間が開始されたとき、前記受信メ
   モリの出力内に信号の組合せＺＺＡまたはＡＺＡの存在
   を検出する構成、 ｇ）前記検出がなされる前に第２所定期間が完了したと
   きは受信メモリ内の信号素子を、受信メモリ出力に信号
   素子Ｚが検出される迄、受信メモリの出力に対し１また
   は２位置シフトさせる構成、 ｈ） ｆ）の検出が前記第２所定期間の終結前に生じ
   た場合は、受信メモリ内の信号素子を受信メモリの出力
   に対し１位置だけシフトさせ、受信メモリの出力に信号
   素子Ｚが生ずるようにした構成、 ｉ）第３所定期間の間再生回路の出力にＺ極性を供給す
   る構成、 ｊ）前記第３の所定期間の後、受信メモリ内の信号素子
   を受信メモリの出力に対し、０，１または２位置シフト
   させ、このシフト受信メモリの出力に信号素子Ａが生ず
   る迄行い、信号Ａが生じたときａ）の構成に復帰させる
   如くしたことを特徴とする制御用の選択信号再生回路。