JPS5827671B2 - チャ−ジポンピング型のメモリセル - Google Patents
チャ−ジポンピング型のメモリセルInfo
- Publication number
- JPS5827671B2 JPS5827671B2 JP54080971A JP8097179A JPS5827671B2 JP S5827671 B2 JPS5827671 B2 JP S5827671B2 JP 54080971 A JP54080971 A JP 54080971A JP 8097179 A JP8097179 A JP 8097179A JP S5827671 B2 JPS5827671 B2 JP S5827671B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- gate
- charge pumping
- memory cell
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、フローティング状態の基板に電荷を注入しそ
の基板バイアス効果を利用するＭＯ８ＦＥＴ構造のチャ
ージポンピング型メモリセルに関する。
の基板バイアス効果を利用するＭＯ８ＦＥＴ構造のチャ
ージポンピング型メモリセルに関する。
従来のチャージポンピング型のメモリセルは第１図に示
すように、サファイヤ基板上に島状のシリコン層を作り
、該シリコン層にＭＯＳ ＦＥＴを構成したＳＯ８構
造である。
すように、サファイヤ基板上に島状のシリコン層を作り
、該シリコン層にＭＯＳ ＦＥＴを構成したＳＯ８構
造である。
この図で１０はサファイヤ基板、１２は該基板上に島状
に形成したＰ型シリコン層（浮遊基板）、１４はシリコ
ン層上に形成したゲート酸化膜、１６は更にその上に形
成した多結晶シリコンゲート電極、１８，２０はフロー
ティング状態のシリコン基板１２に形成したＮ＋型のソ
ース、ドレイン領域であり、これらの１２〜２０がＮチ
ャンネルシリコンゲートのＭＯＳ ＦＥＴを構成する
。
に形成したＰ型シリコン層（浮遊基板）、１４はシリコ
ン層上に形成したゲート酸化膜、１６は更にその上に形
成した多結晶シリコンゲート電極、１８，２０はフロー
ティング状態のシリコン基板１２に形成したＮ＋型のソ
ース、ドレイン領域であり、これらの１２〜２０がＮチ
ャンネルシリコンゲートのＭＯＳ ＦＥＴを構成する
。
この素子では、ゲート１６に正電圧を加えてゲート酸化
膜１４の下部基板部分にＮ反転層即ちチャンネルを作り
、ソース、ドレイン１８ 、２０間に電圧を加えて電流
を流しておいて急激に該正電圧を零にすると、当然チャ
ンネルは消滅し電流は遮断されるが、このとき該チャン
ネルを流れていた電荷、ここでは電子は基板１２内へ注
入される。
膜１４の下部基板部分にＮ反転層即ちチャンネルを作り
、ソース、ドレイン１８ 、２０間に電圧を加えて電流
を流しておいて急激に該正電圧を零にすると、当然チャ
ンネルは消滅し電流は遮断されるが、このとき該チャン
ネルを流れていた電荷、ここでは電子は基板１２内へ注
入される。
このチャージポンプの現象で基板１２内へ注入された電
子はホールと再結合して消滅するが、この結果基板１２
内ホール数は減少し、基板１２のＰ型不純物濃度が下っ
て（この素子では基板濃度は１０１６個／ｄ以上の比較
的濃いものを使う）ソース、ドレイン１８゜２０接合部
の空乏層が拡大し、基板１２の電位は負側へ低減する。
子はホールと再結合して消滅するが、この結果基板１２
内ホール数は減少し、基板１２のＰ型不純物濃度が下っ
て（この素子では基板濃度は１０１６個／ｄ以上の比較
的濃いものを使う）ソース、ドレイン１８゜２０接合部
の空乏層が拡大し、基板１２の電位は負側へ低減する。
基板が負になるとこのＭＯＳＦＥＴのしきい値電圧ｖｔ
ｈはエンハンスメント側へドライブされる。
ｈはエンハンスメント側へドライブされる。
従ってソース、ドレイン間に電圧を加えて流れる電流を
みると、チャージポンプが行なわれた場合は（“１”を
書込んだ、とする）、行なわれない場合（“０”を書込
んだ、とする）よりドレイン電流が小になり、この電流
の大小で記憶内容の”１”、”０”を知ることができる
。
みると、チャージポンプが行なわれた場合は（“１”を
書込んだ、とする）、行なわれない場合（“０”を書込
んだ、とする）よりドレイン電流が小になり、この電流
の大小で記憶内容の”１”、”０”を知ることができる
。
記憶内容を消去するにはアバランシェブレークダウンを
利用する。
利用する。
即ち読出しはドレイン２０に＋５Ｖ程度を加えて行なう
（書込みは＋９Ｖ程度）が、消去にはこれを＋１６Ｖ程
度に高め、ドレイン近傍でアバランシェブレークダウン
を生じさせる。
（書込みは＋９Ｖ程度）が、消去にはこれを＋１６Ｖ程
度に高め、ドレイン近傍でアバランシェブレークダウン
を生じさせる。
この結果、電子、ホール対が発生し、電子は正電位のド
レインに吸収され、ホールが基板１２内に注入され、負
に帯電していた基板１２を零電位へ戻す。
レインに吸収され、ホールが基板１２内に注入され、負
に帯電していた基板１２を零電位へ戻す。
ホールが基板に過剰に注入されると基板は正電位になる
が、これは基板とソースとが作るＰＮ接合を順バイアス
し、ホールは零電位のソースへ流出してしまう。
が、これは基板とソースとが作るＰＮ接合を順バイアス
し、ホールは零電位のソースへ流出してしまう。
従って基板へのホール過剰注入はない。
このチャージポンピングメモリ素子の詳細は特開昭５４
−５６３５などに開示されている。
−５６３５などに開示されている。
ところで、上述したＳＯ８−ＭＯ５ＦＥＴ構造のチャー
ジポンピングメモリの平面的な大きさの最小値は第２図
に示すように、ゲート部Ｇ１ソースＳ１ ドレインＤの
幅が各々最小線幅Ｆであり、長さもＩＦとすると、隣接
素子とはやはり最小線幅Ｆを置く必要があるので、これ
を含めると所要面積は４ＦＸ２Ｆ＝８Ｆ２になる。
ジポンピングメモリの平面的な大きさの最小値は第２図
に示すように、ゲート部Ｇ１ソースＳ１ ドレインＤの
幅が各々最小線幅Ｆであり、長さもＩＦとすると、隣接
素子とはやはり最小線幅Ｆを置く必要があるので、これ
を含めると所要面積は４ＦＸ２Ｆ＝８Ｆ２になる。
言う迄もなくメモリセルは大容量メモリ実現のため可及
的に小さいことが望まれる。
的に小さいことが望まれる。
またＳＯ８構造は結晶欠陥が多く、リーク電流が大きい
ので、注入した電荷も速やかに放散され、従ってリフレ
ッシュを短周期で繰り返さなければならない。
ので、注入した電荷も速やかに放散され、従ってリフレ
ッシュを短周期で繰り返さなければならない。
本発明はかかる点を改善しようとするもので、ＳＯ８構
造を止め、バルクシリコン半導体基板を用いることによ
りリーク電流を減少させ、また埋込ソース型とすること
により４Ｆ２の最小セル面積を実現できるチャージポン
ピング型メモリセルを提供するものである。
造を止め、バルクシリコン半導体基板を用いることによ
りリーク電流を減少させ、また埋込ソース型とすること
により４Ｆ２の最小セル面積を実現できるチャージポン
ピング型メモリセルを提供するものである。
以下、第３図に示す製造工程と共に本発明の詳細な説明
する。
する。
第３図ａで３０はＮ型シリコン半導体基板、３２は該基
板上にエピタキシャル成長させてなる又は不純物拡散し
て作ったＮ型層（これはＰ型層でよいが、この場合は当
然後述のソース、ドレイン等の導電型はすべて逆になる
）、３４はアイソレーション用のフィールド酸化膜であ
る。
板上にエピタキシャル成長させてなる又は不純物拡散し
て作ったＮ型層（これはＰ型層でよいが、この場合は当
然後述のソース、ドレイン等の導電型はすべて逆になる
）、３４はアイソレーション用のフィールド酸化膜であ
る。
かかる基板に熱酸化でゲート酸化膜を形成し、ＣＶＤ法
により多結晶シリコン層を被着し、これらをパタニング
して第３図すに示す如くゲート電極３８゜ゲート酸化膜
４０を作る。
により多結晶シリコン層を被着し、これらをパタニング
して第３図すに示す如くゲート電極３８゜ゲート酸化膜
４０を作る。
図示の如くゲート電極３８およびゲート酸化膜４０は、
フィールド酸化膜二周辺限定される活性領域の片側に片
寄っており、他側は窓部Ｗとして基板を露出させている
。
フィールド酸化膜二周辺限定される活性領域の片側に片
寄っており、他側は窓部Ｗとして基板を露出させている
。
次にこの窓部Ｗを通して先ずＰ型不純物の拡散を深く行
ない、その後Ｎ型不純物の拡散を浅く行ない第３図Ｃに
示すようにＰ型層（浮遊基板）４２、Ｎ＋型層（ドレイ
ン領域）４４を作る。
ない、その後Ｎ型不純物の拡散を浅く行ない第３図Ｃに
示すようにＰ型層（浮遊基板）４２、Ｎ＋型層（ドレイ
ン領域）４４を作る。
然るのちゲート電極３８の周囲に二酸化シリコンなどの
絶縁膜４６を付け、次いでアルミニウムを被着シ、かつ
パターニングし、ビット線４８を作る。
絶縁膜４６を付け、次いでアルミニウムを被着シ、かつ
パターニングし、ビット線４８を作る。
ワード線はゲート電極３８の延長部で構成される。
ソース領域となる層３２は基板３０と導電的に接触して
おり、この基板３０が共通ソース配線となる。
おり、この基板３０が共通ソース配線となる。
このチャージポンピングメモリセルを第２図の如き平面
パターンで考えてみると、最小幅は２Ｆでよく、それに
長さは不変でやはり２Ｆであるからセル面積は２ ＦＸ
２ Ｆ＝４ Ｆ２になる。
パターンで考えてみると、最小幅は２Ｆでよく、それに
長さは不変でやはり２Ｆであるからセル面積は２ ＦＸ
２ Ｆ＝４ Ｆ２になる。
またチャンネルはゲート電極４６に対向するＰ型層４２
部分にできるから極めて短くすることができる。
部分にできるから極めて短くすることができる。
また使用半導体層はシリコン基板上に積んだシリコンエ
ピタキシャル成長層またはシリコン基板そのものに所望
濃度または所望導電型の不純物を導入して作ったもので
あるから良質のものであり、ＳＯ８素子のようにリーク
電流が犬などの欠点がない。
ピタキシャル成長層またはシリコン基板そのものに所望
濃度または所望導電型の不純物を導入して作ったもので
あるから良質のものであり、ＳＯ８素子のようにリーク
電流が犬などの欠点がない。
動作は第１図と同様で、ゲート電極３８によりＰ型層４
２にチャンネルを作ってドレイン領域４４、該チャンネ
ル、ソース領域（層３２）の経路で電流を流し、これを
急激に遮断して４２にに電荷を注入する。
２にチャンネルを作ってドレイン領域４４、該チャンネ
ル、ソース領域（層３２）の経路で電流を流し、これを
急激に遮断して４２にに電荷を注入する。
この層４２は層４４．３２との間に形成されるＰＮ接合
等で周囲を完全に絶縁されているので、この電荷注入で
電位が変り、バンクゲート効果を生じる。
等で周囲を完全に絶縁されているので、この電荷注入で
電位が変り、バンクゲート効果を生じる。
読出しはこのバックゲート効果によるドレイン電流の相
違を検出すればよい。
違を検出すればよい。
なお、Ｐ領域４２は図示の如く小さく、従って注入され
る電荷量も少ないが、層４２のポテンシャルが変ればバ
ンクゲート効果が現われるので、１トランジスタ１キヤ
パシタセルなどと異なりチャージ量の大小が動作に影響
することはない。
る電荷量も少ないが、層４２のポテンシャルが変ればバ
ンクゲート効果が現われるので、１トランジスタ１キヤ
パシタセルなどと異なりチャージ量の大小が動作に影響
することはない。
以上述べたように本発明によれば、チャージポンピング
型メモリの１セル当りの最小面積を４Ｆ２とすることが
できるもので、大容量記憶装置の高集積化を図る際に極
めて有利であり、またＳＯ８構造ではなくシリコンバル
ク構造であるのでリーク電流が小さいなどの利点がある
。
型メモリの１セル当りの最小面積を４Ｆ２とすることが
できるもので、大容量記憶装置の高集積化を図る際に極
めて有利であり、またＳＯ８構造ではなくシリコンバル
ク構造であるのでリーク電流が小さいなどの利点がある
。
第１図は５０８−ＭＯ８ＦＥＴ構造のチャージポンピン
グメモリの一例を示す断面図、第２図は同チャージポン
ピングメモリの占有面積の説明図、第３図ａ ” ｃは
本発明素子の製造工程を示す断面図である。 図中、３０はＮ型シリコン半導体基板（共通ソース領域
）、３２はＮ型シリコン層、３８は多結晶シリコンゲー
ト、４０はゲート酸化膜、４２はＰ型層（浮遊基板領域
）、４４はＮ＋型層（ドレイン領域）である。
グメモリの一例を示す断面図、第２図は同チャージポン
ピングメモリの占有面積の説明図、第３図ａ ” ｃは
本発明素子の製造工程を示す断面図である。 図中、３０はＮ型シリコン半導体基板（共通ソース領域
）、３２はＮ型シリコン層、３８は多結晶シリコンゲー
ト、４０はゲート酸化膜、４２はＰ型層（浮遊基板領域
）、４４はＮ＋型層（ドレイン領域）である。
Claims (1)
- １ 周側を絶縁した一導電型の半導体層上に窓部を残し
てゲート絶縁膜を、更にその上にワード線に接続される
ゲート電極を取付け、該窓から前記半導体層に対して不
純物拡散を行なって該窓側から同一導電型のそしてビッ
ト線に接続されるドレイン領域、該ドレイン領域の下な
らびに該ドレイン領域側のゲート電極部分の下に延びて
チャンネルが形成されかつそのチャンネルに、電荷注入
によるバンクゲート効果を与える反対導電型の浮遊基板
領域、を順次形成してなることを特徴とするチャージポ
ンピング型のメモリセル。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54080971A JPS5827671B2 (ja) | 1979-06-27 | 1979-06-27 | チャ−ジポンピング型のメモリセル |
| US06/159,505 US4455566A (en) | 1979-06-18 | 1980-06-16 | Highly integrated semiconductor memory device |
| DE8080302038T DE3062608D1 (en) | 1979-06-18 | 1980-06-17 | Semiconductor memory device and method of making same |
| EP80302038A EP0021776B1 (en) | 1979-06-18 | 1980-06-17 | Semiconductor memory device and method of making same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54080971A JPS5827671B2 (ja) | 1979-06-27 | 1979-06-27 | チャ−ジポンピング型のメモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS566466A JPS566466A (en) | 1981-01-23 |
| JPS5827671B2 true JPS5827671B2 (ja) | 1983-06-10 |
Family
ID=13733394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54080971A Expired JPS5827671B2 (ja) | 1979-06-18 | 1979-06-27 | チャ−ジポンピング型のメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827671B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582064A (ja) * | 1981-06-27 | 1983-01-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59212472A (ja) * | 1983-05-16 | 1984-12-01 | Sumitomo Chem Co Ltd | ４，５，６，７−テトラヒドロ−２ｈ−イソインド−ル−１，３−ジオン誘導体、その製造法およびそれを有効成分とする除草剤 |
-
1979
- 1979-06-27 JP JP54080971A patent/JPS5827671B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS566466A (en) | 1981-01-23 |
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